JPH0787448B2 - デジタルデータの再生・直並列化回路 - Google Patents
デジタルデータの再生・直並列化回路Info
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- JPH0787448B2 JPH0787448B2 JP3140703A JP14070391A JPH0787448B2 JP H0787448 B2 JPH0787448 B2 JP H0787448B2 JP 3140703 A JP3140703 A JP 3140703A JP 14070391 A JP14070391 A JP 14070391A JP H0787448 B2 JPH0787448 B2 JP H0787448B2
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- H03—ELECTRONIC CIRCUITRY
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- H03M9/00—Parallel/series conversion or vice versa
Description
【０００１】
【産業上の利用分野】本発明は一般に通信システム及び
情報とデータの処理システム、特にはこのようなシステ
ムにおけるデジタル・データの再生と直並列化の方法に
関する。
情報とデータの処理システム、特にはこのようなシステ
ムにおけるデジタル・データの再生と直並列化の方法に
関する。
【０００２】
【従来の技術】光ファイバ伝送システムの開発では単一
モード光ファイバの伝送能力を高めるため、データ伝送
速度を高速化する傾向がある。データ伝送速度の高速化
に対する障害は一般に光ファイバのデータ搬送能力にあ
るのではなく、むしろ電子回路の能力に対して存在す
る。光ファイバ伝送システムのようなデジタル通信ネッ
トワークではデータのサンプリングクロック信号は通
常、受信直列データストリームから再生される。送信さ
れた直列データストリームは通信リンク受信端で再生さ
れ、直並列化されなければならない。多くのこのような
通信システムでは位相ロックループ（ＰＬＬ）がクロッ
ク信号の再生のために使用される。このクロック信号
は、ネットワークを通して送信されステーションで受信
されるデータストリームのクロックに周波数と位相が一
致する。データの直並列化は直並列化回路という特殊回
路によって一般に行なわれる。ＰＬＬ及び直並列化回路
はデータ通信ネットワークにおいて重要な構成装置と考
えられる。このような回路は従来、直列データストリー
ムの伝送速度で動作し、一般に通信チャネルのデータ搬
送能力を制限する。
モード光ファイバの伝送能力を高めるため、データ伝送
速度を高速化する傾向がある。データ伝送速度の高速化
に対する障害は一般に光ファイバのデータ搬送能力にあ
るのではなく、むしろ電子回路の能力に対して存在す
る。光ファイバ伝送システムのようなデジタル通信ネッ
トワークではデータのサンプリングクロック信号は通
常、受信直列データストリームから再生される。送信さ
れた直列データストリームは通信リンク受信端で再生さ
れ、直並列化されなければならない。多くのこのような
通信システムでは位相ロックループ（ＰＬＬ）がクロッ
ク信号の再生のために使用される。このクロック信号
は、ネットワークを通して送信されステーションで受信
されるデータストリームのクロックに周波数と位相が一
致する。データの直並列化は直並列化回路という特殊回
路によって一般に行なわれる。ＰＬＬ及び直並列化回路
はデータ通信ネットワークにおいて重要な構成装置と考
えられる。このような回路は従来、直列データストリー
ムの伝送速度で動作し、一般に通信チャネルのデータ搬
送能力を制限する。
【０００３】図４に従来の再生・直並列化回路１０を示
している。この回路１０はＰＬＬ回路１４及びデータラ
ッチ１６に結合されるデータライン１２上の等化及び増
幅された直列データ信号を受信する。ＰＬＬ回路１４は
クロック信号を直列データストリームから再生し、デー
タはデータラッチ１６によって再調時化される。ＰＬＬ
回路１４の出力クロック１８はデータラッチ１６及びリ
ングカウンタ２０に入力される。それからデータラッチ
１６の出力ライン２２上の再調時化された直列データ
は、複数のデータラッチ２４を通してＱの並列ビットに
直並列化される。この直並列化は、出力ライン２２上の
再生データを各データラッチ２４に第１の入力を介して
印加し、リングカウンタ２０からの異なる位相のクロッ
ク信号出力を各データラッチ２４の第２の入力に印加す
ることによって行なわれる。各直列ビットはリングカウ
ンタの出力クロックＣＬＫ（１）、ＣＬＫ
（２）、．．．、ＣＬＫ（Ｑ）の１つにより単一ラッチ
にクロックされる。一旦、全並列ビットがラッチされる
と、これらは最後の直並列化クロックの少し後に生ずる
クロックパルスを介して、第２の並列レジスタ（図示せ
ず）にクロックされる。
している。この回路１０はＰＬＬ回路１４及びデータラ
ッチ１６に結合されるデータライン１２上の等化及び増
幅された直列データ信号を受信する。ＰＬＬ回路１４は
クロック信号を直列データストリームから再生し、デー
タはデータラッチ１６によって再調時化される。ＰＬＬ
回路１４の出力クロック１８はデータラッチ１６及びリ
ングカウンタ２０に入力される。それからデータラッチ
１６の出力ライン２２上の再調時化された直列データ
は、複数のデータラッチ２４を通してＱの並列ビットに
直並列化される。この直並列化は、出力ライン２２上の
再生データを各データラッチ２４に第１の入力を介して
印加し、リングカウンタ２０からの異なる位相のクロッ
ク信号出力を各データラッチ２４の第２の入力に印加す
ることによって行なわれる。各直列ビットはリングカウ
ンタの出力クロックＣＬＫ（１）、ＣＬＫ
（２）、．．．、ＣＬＫ（Ｑ）の１つにより単一ラッチ
にクロックされる。一旦、全並列ビットがラッチされる
と、これらは最後の直並列化クロックの少し後に生ずる
クロックパルスを介して、第２の並列レジスタ（図示せ
ず）にクロックされる。
【０００４】この従来の再生・直並列化回路の実施例で
は、データラッチ１６のリタイミングはデータクロック
周波数“ｆ”で動作するが、データラッチ２４はデータ
クロック周波数の１／Ｑ、すなわちｆ／Ｑの周波数で動
作する。現在の技術ではデータラッチ１６はほとんど動
作限界にあり、高速データ伝送速度では比較的に信頼性
が低い。例えば、光ファイバ伝送システムは１ｎｓのデ
ータ伝送速度で動作することができる。
は、データラッチ１６のリタイミングはデータクロック
周波数“ｆ”で動作するが、データラッチ２４はデータ
クロック周波数の１／Ｑ、すなわちｆ／Ｑの周波数で動
作する。現在の技術ではデータラッチ１６はほとんど動
作限界にあり、高速データ伝送速度では比較的に信頼性
が低い。例えば、光ファイバ伝送システムは１ｎｓのデ
ータ伝送速度で動作することができる。
【０００５】従って、本発明は従来のデジタルデータの
再生・直並列化技術の性能限界を解決することを目的と
し、任意のシステムにおいて、より高速なデータ伝送速
度での信号処理を可能とする。
再生・直並列化技術の性能限界を解決することを目的と
し、任意のシステムにおいて、より高速なデータ伝送速
度での信号処理を可能とする。
【０００６】
【発明が解決しようとする課題】本発明は、本質におい
てクロック及びデータビットの直列デジタルストリーム
の同時再生・直並列化を提供する。入力ストリームより
低い周波数で再調時化されるので、本発明の回路は現在
の再調時化及び直並列化技術より高速で動作することが
できる。さらにデータの同時再生・直並列化、またノイ
ズ及びクロストークの影響のを少ない回路を複雑にしな
い。
てクロック及びデータビットの直列デジタルストリーム
の同時再生・直並列化を提供する。入力ストリームより
低い周波数で再調時化されるので、本発明の回路は現在
の再調時化及び直並列化技術より高速で動作することが
できる。さらにデータの同時再生・直並列化、またノイ
ズ及びクロストークの影響のを少ない回路を複雑にしな
い。
【０００７】
【課題を解決するための手段】簡略に説明すると、本発
明によればクロック及びデータビットの直列ストリーム
は並列データ形式に同時に再生・直並列化される。本発
明の実施例では、本発明は直列信号ストリームを受信す
る入力と、それぞれ位相が異なる複数のクロック出力を
有するデジタル位相ロック論理回路を含む。それぞれ第
１及び第２の入力を有するデジタル位相ロック論理回路
からそれぞれのクロック出力を受信するために第１の入
力を通して結合される。第２のラッチ入力の各々は直列
信号ストリームを受信することができる。直列ストリー
ムがデジタル位相ロック論理回路及びラッチに供給され
ると、ラッチはストリーム内の直列データビットがラッ
チの出力に並列データビットとして現われるように、第
１及び第２の入力でほぼ同時に受信されたクロツク及び
データ情報により順次セットされる。
明によればクロック及びデータビットの直列ストリーム
は並列データ形式に同時に再生・直並列化される。本発
明の実施例では、本発明は直列信号ストリームを受信す
る入力と、それぞれ位相が異なる複数のクロック出力を
有するデジタル位相ロック論理回路を含む。それぞれ第
１及び第２の入力を有するデジタル位相ロック論理回路
からそれぞれのクロック出力を受信するために第１の入
力を通して結合される。第２のラッチ入力の各々は直列
信号ストリームを受信することができる。直列ストリー
ムがデジタル位相ロック論理回路及びラッチに供給され
ると、ラッチはストリーム内の直列データビットがラッ
チの出力に並列データビットとして現われるように、第
１及び第２の入力でほぼ同時に受信されたクロツク及び
データ情報により順次セットされる。
【０００８】機能を強化した改良された再生・直並列化
回路では複数のラッチは数組にグループ化され、デジタ
ル位相ロック論理回路はタイミングパルスを出力する。
さらにこの回路は複数のＡＮＤゲート及び１つのリング
カウンタを含んでいる。各ＡＮＤゲートへの１方の入力
はデジタル位相ロック論理回路のそれぞれのクロック出
力に結合され、他方の入力はリング・カウンタのそれぞ
れの出力に接続されている。リングカウンタはカウンタ
の出力信号がラッチの組間のデジタル位相ロック論理回
路から印加された出力クロックを順次切り替えるように
動作するようにタイミングパルス出力受信するようにデ
ジタル位相ロック論理回路に結合される。
回路では複数のラッチは数組にグループ化され、デジタ
ル位相ロック論理回路はタイミングパルスを出力する。
さらにこの回路は複数のＡＮＤゲート及び１つのリング
カウンタを含んでいる。各ＡＮＤゲートへの１方の入力
はデジタル位相ロック論理回路のそれぞれのクロック出
力に結合され、他方の入力はリング・カウンタのそれぞ
れの出力に接続されている。リングカウンタはカウンタ
の出力信号がラッチの組間のデジタル位相ロック論理回
路から印加された出力クロックを順次切り替えるように
動作するようにタイミングパルス出力受信するようにデ
ジタル位相ロック論理回路に結合される。
【０００９】本発明のアナログの実施例では、結合され
たクロック及びデータビットの直列ストリームは、直列
クロック信号出力を有するアナログ位相ロックループ回
路に最初に供給される。アナログ位相ロックループ回路
の出力に結合されたリングカウンタは、複数の位相が異
なる並列信号を出力する。複数のＡＮＤゲートの各々は
それぞれリングカウンタの出力に結合されている。アナ
ログ位相ロックループ回路からの直列クロック出力は各
ＡＮＤゲートの他方の入力に供給される。各ＡＮＤゲー
トの出力は複数のラッチの１つに結合されている。各ラ
ッチの第２の入力は組合されたクロック及びデータビッ
トの直列ストリームを受信することができる。直列スト
リームがアナログ位相ロックループ回路及び各ラッチに
供給されると、それぞれのラッチはストリーム内の直列
データビットがラッチの出力に並列データビットとして
現れるように、第１及び第２の入力でほぼ同時に受信さ
れたクロツク及びデータ情報により順次セットされる。
たクロック及びデータビットの直列ストリームは、直列
クロック信号出力を有するアナログ位相ロックループ回
路に最初に供給される。アナログ位相ロックループ回路
の出力に結合されたリングカウンタは、複数の位相が異
なる並列信号を出力する。複数のＡＮＤゲートの各々は
それぞれリングカウンタの出力に結合されている。アナ
ログ位相ロックループ回路からの直列クロック出力は各
ＡＮＤゲートの他方の入力に供給される。各ＡＮＤゲー
トの出力は複数のラッチの１つに結合されている。各ラ
ッチの第２の入力は組合されたクロック及びデータビッ
トの直列ストリームを受信することができる。直列スト
リームがアナログ位相ロックループ回路及び各ラッチに
供給されると、それぞれのラッチはストリーム内の直列
データビットがラッチの出力に並列データビットとして
現れるように、第１及び第２の入力でほぼ同時に受信さ
れたクロツク及びデータ情報により順次セットされる。
【００１０】
【実施例】本発明によるデジタルデータ再生・直並列化
回路２８を図１に示す。Ｑ本の並列チャネル（ビット対
応）に直並列化されるべき直列クロック及びデータスト
リームはデジタル位相ロック論理回路３２の入力３１に
結合される伝送線３０で受信される。位相ロックループ
はこの分野では周知で、直列に伝送されたクロック及び
データ信号のストリームからのクロック再生のために一
般に使用される。デジタル位相ロック論理回路（ＤＰＬ
Ｌ）も同様に公知で、アナログＰＬＬ方式よりもよく使
用される。ＤＰＬＬ回路の一般調査はW.C.Lindsey et a
l.による論文で行なわれている。Proceedings of The I
EEE、Vol.69、No.4、April1981、pp. 410-431に記載さ
れた論文、“Survey of Digital Phase-Locked Loop
s”、 又、米国特許第４６７７６４８号明細書に記載さ
れている。ＤＰＬＬ回路３２は周波数は同一であるが位
相が異なるクロック信号を含む複数のクロック出力ＣＬ
Ｋ（１）、ＣＬＫ（２）、．．．、ＣＬＫ（Ｑ）を有す
る。
回路２８を図１に示す。Ｑ本の並列チャネル（ビット対
応）に直並列化されるべき直列クロック及びデータスト
リームはデジタル位相ロック論理回路３２の入力３１に
結合される伝送線３０で受信される。位相ロックループ
はこの分野では周知で、直列に伝送されたクロック及び
データ信号のストリームからのクロック再生のために一
般に使用される。デジタル位相ロック論理回路（ＤＰＬ
Ｌ）も同様に公知で、アナログＰＬＬ方式よりもよく使
用される。ＤＰＬＬ回路の一般調査はW.C.Lindsey et a
l.による論文で行なわれている。Proceedings of The I
EEE、Vol.69、No.4、April1981、pp. 410-431に記載さ
れた論文、“Survey of Digital Phase-Locked Loop
s”、 又、米国特許第４６７７６４８号明細書に記載さ
れている。ＤＰＬＬ回路３２は周波数は同一であるが位
相が異なるクロック信号を含む複数のクロック出力ＣＬ
Ｋ（１）、ＣＬＫ（２）、．．．、ＣＬＫ（Ｑ）を有す
る。
【００１１】再調時及び直並列化は、異なる位相のクロ
ック信号がラッチ３４の各々で受信されるようにＤＰＬ
Ｌ回路３２のそれぞれの出力に結合されるクロック入力
“Ｃ”を有するＱ個のエッジトリガされるデータラッチ
３４によって行なわれる。各データラッチ３４への第２
のデータ入力“Ｄ”は直列データストリームを受信する
ために伝送線３０に結合される。データは各ラッチ毎の
立上がり又は立下がりのクロックエッジでラッチされ
る。前述のように、デジタル位相ロック論理回路３２か
らのクロック出力は全て同一周波数ｆｑで、すなわち、
受信データ周波数”ｆ”の１／Ｑであり、ｆｑ＝ｆ／Ｑ
である。出力クロックＣＬＫ（１）、ＣＬＫ
（２）、．．．、ＣＬＫ（Ｑ）はそれぞれ異なる位相を
有しているので、クロックＣＬＫ（ｊ）は受信データク
ロックと同期化されるＣＬＫ（１）クロックのＤｆ
（ｊ）だけ、位相をずらされる。任意のクロック信号の
位相のずれ程度は次の公式から決定されることができ
る。 Ｄ（ｊ） ＝ ３６０°・（ｊ−１）／Ｑ ここで、ｊ＝１、２、．．．、Ｑである。 このようにデータビットは、受信データ信号の直列デー
タビットがデータラッチの出力にＱ個の並列データビッ
トＢｉｔ（１）、Ｂｉｔ（２）、．．．、Ｂｉｔ（Ｑ）
として現われるようにＱ個のデータラッチ３４の１つに
よって順次ラッチされる。Ｑ番目のラッチがラッチされ
た後、並列データワードはサンプリングされる、つま
り、並列レジスタ（図示せず）に転送され、一番目のデ
ータラッチから再調時化が開始される。
ック信号がラッチ３４の各々で受信されるようにＤＰＬ
Ｌ回路３２のそれぞれの出力に結合されるクロック入力
“Ｃ”を有するＱ個のエッジトリガされるデータラッチ
３４によって行なわれる。各データラッチ３４への第２
のデータ入力“Ｄ”は直列データストリームを受信する
ために伝送線３０に結合される。データは各ラッチ毎の
立上がり又は立下がりのクロックエッジでラッチされ
る。前述のように、デジタル位相ロック論理回路３２か
らのクロック出力は全て同一周波数ｆｑで、すなわち、
受信データ周波数”ｆ”の１／Ｑであり、ｆｑ＝ｆ／Ｑ
である。出力クロックＣＬＫ（１）、ＣＬＫ
（２）、．．．、ＣＬＫ（Ｑ）はそれぞれ異なる位相を
有しているので、クロックＣＬＫ（ｊ）は受信データク
ロックと同期化されるＣＬＫ（１）クロックのＤｆ
（ｊ）だけ、位相をずらされる。任意のクロック信号の
位相のずれ程度は次の公式から決定されることができ
る。 Ｄ（ｊ） ＝ ３６０°・（ｊ−１）／Ｑ ここで、ｊ＝１、２、．．．、Ｑである。 このようにデータビットは、受信データ信号の直列デー
タビットがデータラッチの出力にＱ個の並列データビッ
トＢｉｔ（１）、Ｂｉｔ（２）、．．．、Ｂｉｔ（Ｑ）
として現われるようにＱ個のデータラッチ３４の１つに
よって順次ラッチされる。Ｑ番目のラッチがラッチされ
た後、並列データワードはサンプリングされる、つま
り、並列レジスタ（図示せず）に転送され、一番目のデ
ータラッチから再調時化が開始される。
【００１２】図１と図４を比較すると、本発明の新規な
再生・直並列化回路は従来技術の回路からデータ・ラッ
チ１６の再調時化ラッチを除いていることがわかる。前
述のようにこのデータラッチ１６は受信データと同一周
波数で動作する。一方、図１の再生・直並列化回路の各
データラッチ３４はｆ／Ｑの周波数で動作する。このよ
うに出願人の再調時化ラッチは入力データストリームの
周波数よりも低いクロック周波数で動作する。従って現
在の技術を使用して図４の従来技術に比べて、より速く
データは確実に再調時化され、直並列化される。
再生・直並列化回路は従来技術の回路からデータ・ラッ
チ１６の再調時化ラッチを除いていることがわかる。前
述のようにこのデータラッチ１６は受信データと同一周
波数で動作する。一方、図１の再生・直並列化回路の各
データラッチ３４はｆ／Ｑの周波数で動作する。このよ
うに出願人の再調時化ラッチは入力データストリームの
周波数よりも低いクロック周波数で動作する。従って現
在の技術を使用して図４の従来技術に比べて、より速く
データは確実に再調時化され、直並列化される。
【００１３】再調時化クロック周波数をさらに減少させ
るために、図１で説明された１グループがＱ個のラッチ
の代わりに、再調時化ラッチ及び直並列化ラッチのグル
ープが使用される。図２は１グループＱ個のデータラッ
チがＶグループある再調時化及び直並列化回路を示した
ものである。図２の実施例では直列データストリームは
デジタル位相ロック論理回路４２に結合される伝送線４
０で受信される。デジタル位相ロック論理回路４２は周
波数Ｆｑのクロック信号を複数の出力ライン４４を介し
て供給する。デジタル位相ロック論理回路４２からの各
出力線は複数のＡＮＤゲート４６のそれぞれの入力に接
続されている。デジタル位相ロック論理回路４２は又、
タイミング信号をライン４７を介してリングカウンタ４
８に出力する。このリングカウンタ４８は出力線４４の
クロック出力をＡＮＤゲート４６を通して１グループＱ
個のデータラッチから周波数ｆｒを有する次のグループ
に切り替える。特にカウンタ４８はカウンタ４８の出力
が付勢すべき特定のＡＮＤゲートを選択するように、Ａ
ＮＤゲート４６の第２の入力にそれぞれ接続される複数
の出力５０を有する。ＡＮＤゲート４６からの出力信号
は複数（Ｑ）のエッジトリガされるデータラッチ５２の
第１のクロック入力にそれぞれ供給され、直列データス
トリームは各データラッチ５２の第２のデータ入力にそ
れぞれ供給される。再調時化及び直並列化は１グループ
がＱ個であるＶグループのラッチによって同時に実行さ
れる（合計Ｑ・Ｖのラッチ数）。データラッチはＡＮＤ
ゲート４６からそれぞれ出力するＱ・Ｖ個の異なるクロ
ックであるＣＬＫ（１、１）、ＣＬＫ（２、
２）、．．．、ＣＬＫ（Ｑ、１）、．．．、ＣＬＫ
（１、Ｖ）、ＣＬＫ（２、Ｖ）、．．．、ＣＬＫ（Ｑ、
Ｖ）によって順次クロックされる。再び、データはクロ
ックエッジの立上がり又は立下がりで全データラッチに
よってラッチされる。クロックは同一周波数Ｆｑｖ、す
なわち直列データクロック周波数ｆの１／（Ｑ・Ｖ）で
ある。従って、 Ｆｑｖ ＝ ｆ／（Ｑ・Ｖ） しかしながら、クロック信号ＣＬＫ（１、１）、ＣＬＫ
（２、１）、．．．、ＣＬＫ（Ｑ、１）、ＣＬＫ（１、
Ｖ）、ＣＬＫ（２、Ｖ）は異なる位相を有しているが、
ＣＬＫ（１、１）は直列データクロックと同相なので、
ＣＬＫ（ｊ、１）のクロックの位相のずれＤｆ（ｊ、
１）は次の公式によって求めることができる。 Ｄｆ（ｊ、１）＝（３６０°・（ｊ−１）／Ｑ）＋（３
６０°・（ｉ−１／Ｑ・Ｖ）） ここでｊ＝１、２、．．．、Ｑ ｉ＝１、２、．．．、Ｖである。
るために、図１で説明された１グループがＱ個のラッチ
の代わりに、再調時化ラッチ及び直並列化ラッチのグル
ープが使用される。図２は１グループＱ個のデータラッ
チがＶグループある再調時化及び直並列化回路を示した
ものである。図２の実施例では直列データストリームは
デジタル位相ロック論理回路４２に結合される伝送線４
０で受信される。デジタル位相ロック論理回路４２は周
波数Ｆｑのクロック信号を複数の出力ライン４４を介し
て供給する。デジタル位相ロック論理回路４２からの各
出力線は複数のＡＮＤゲート４６のそれぞれの入力に接
続されている。デジタル位相ロック論理回路４２は又、
タイミング信号をライン４７を介してリングカウンタ４
８に出力する。このリングカウンタ４８は出力線４４の
クロック出力をＡＮＤゲート４６を通して１グループＱ
個のデータラッチから周波数ｆｒを有する次のグループ
に切り替える。特にカウンタ４８はカウンタ４８の出力
が付勢すべき特定のＡＮＤゲートを選択するように、Ａ
ＮＤゲート４６の第２の入力にそれぞれ接続される複数
の出力５０を有する。ＡＮＤゲート４６からの出力信号
は複数（Ｑ）のエッジトリガされるデータラッチ５２の
第１のクロック入力にそれぞれ供給され、直列データス
トリームは各データラッチ５２の第２のデータ入力にそ
れぞれ供給される。再調時化及び直並列化は１グループ
がＱ個であるＶグループのラッチによって同時に実行さ
れる（合計Ｑ・Ｖのラッチ数）。データラッチはＡＮＤ
ゲート４６からそれぞれ出力するＱ・Ｖ個の異なるクロ
ックであるＣＬＫ（１、１）、ＣＬＫ（２、
２）、．．．、ＣＬＫ（Ｑ、１）、．．．、ＣＬＫ
（１、Ｖ）、ＣＬＫ（２、Ｖ）、．．．、ＣＬＫ（Ｑ、
Ｖ）によって順次クロックされる。再び、データはクロ
ックエッジの立上がり又は立下がりで全データラッチに
よってラッチされる。クロックは同一周波数Ｆｑｖ、す
なわち直列データクロック周波数ｆの１／（Ｑ・Ｖ）で
ある。従って、 Ｆｑｖ ＝ ｆ／（Ｑ・Ｖ） しかしながら、クロック信号ＣＬＫ（１、１）、ＣＬＫ
（２、１）、．．．、ＣＬＫ（Ｑ、１）、ＣＬＫ（１、
Ｖ）、ＣＬＫ（２、Ｖ）は異なる位相を有しているが、
ＣＬＫ（１、１）は直列データクロックと同相なので、
ＣＬＫ（ｊ、１）のクロックの位相のずれＤｆ（ｊ、
１）は次の公式によって求めることができる。 Ｄｆ（ｊ、１）＝（３６０°・（ｊ−１）／Ｑ）＋（３
６０°・（ｉ−１／Ｑ・Ｖ）） ここでｊ＝１、２、．．．、Ｑ ｉ＝１、２、．．．、Ｖである。
【００１４】図３は本発明のアナログによる再生・直並
列化方法の例を示す。直列データストリームはアナログ
位相ロックループ６２の入力６１に結合されたライン６
０で受信される。アナログ位相ロックループ６２の出力
６３はクロック信号のストリームを含む。出力６３はリ
ングカウンタ６４の入力６５及び複数のＡＮＤゲート６
６の第１の入力６７に結合されている。リングカウンタ
６４はライン６９上にそれぞれ異なる位相のＱ個の信号
を順次出力する。出力線６９の連続信号はＡＮＤゲート
６６の第２の入力にそれぞれ結合される。ＡＮＤゲート
６６は周波数は同一であるが位相が異なるクロック信号
を含む複数のクロック出力ＣＬＫ（１）、ＣＬＫ
（２）、．．．、ＣＬＫ（Ｑ）を出力する。これらの信
号がエッジトリガ・データラッチ６８のクロック入力
‘Ｃ’に入力される。受信データストリームも又、デー
タがＱ個の並列ビット、Ｂｉｔ（１）、Ｂｉｔ
（２）、．．．、Ｂｉｔ（Ｑ）によって表わされる出力
データを有するラッチによって同時に再生され、直並列
化されるようにデータラッチ６８のデータ入力‘Ｄ’に
直接入力される。再びデータは各ラッチによって立上が
り又は立下がりのクロックエッジのいずれかでラッチさ
れる。ＤＰＬＬにより、データラッチ６８は直列データ
ストリームの周波数“ｆ”の１／Ｑの周波数で動作す
る。Ｑ番目のラッチがラッチされた後、並列データワー
ドはサンプリングされ、再び最初のラッチから再調時化
は開始される。
列化方法の例を示す。直列データストリームはアナログ
位相ロックループ６２の入力６１に結合されたライン６
０で受信される。アナログ位相ロックループ６２の出力
６３はクロック信号のストリームを含む。出力６３はリ
ングカウンタ６４の入力６５及び複数のＡＮＤゲート６
６の第１の入力６７に結合されている。リングカウンタ
６４はライン６９上にそれぞれ異なる位相のＱ個の信号
を順次出力する。出力線６９の連続信号はＡＮＤゲート
６６の第２の入力にそれぞれ結合される。ＡＮＤゲート
６６は周波数は同一であるが位相が異なるクロック信号
を含む複数のクロック出力ＣＬＫ（１）、ＣＬＫ
（２）、．．．、ＣＬＫ（Ｑ）を出力する。これらの信
号がエッジトリガ・データラッチ６８のクロック入力
‘Ｃ’に入力される。受信データストリームも又、デー
タがＱ個の並列ビット、Ｂｉｔ（１）、Ｂｉｔ
（２）、．．．、Ｂｉｔ（Ｑ）によって表わされる出力
データを有するラッチによって同時に再生され、直並列
化されるようにデータラッチ６８のデータ入力‘Ｄ’に
直接入力される。再びデータは各ラッチによって立上が
り又は立下がりのクロックエッジのいずれかでラッチさ
れる。ＤＰＬＬにより、データラッチ６８は直列データ
ストリームの周波数“ｆ”の１／Ｑの周波数で動作す
る。Ｑ番目のラッチがラッチされた後、並列データワー
ドはサンプリングされ、再び最初のラッチから再調時化
は開始される。
【００１５】以上のことから本発明は冒頭で述べた特長
を有し、特に直列データを並列データ形式に変換する再
生・直並列化回路においては従来の回路よりも複雑さが
少ないことは説明した。本発明の再調時化ラッチは入力
データストリームの周波数よりも低いクロック周波数で
動作する。このように従来と同じ技術、及び同じ回路処
理速度としても、本発明方式は従来方式よりも高速の伝
送速度でデータを再調時及び直並列化することができ
る。さらにこの再生・直並列化回路は再調時化ラッチで
クロックパルス間に時間を付加するためノイズ及びクロ
ストークの影響が少なくなる。
を有し、特に直列データを並列データ形式に変換する再
生・直並列化回路においては従来の回路よりも複雑さが
少ないことは説明した。本発明の再調時化ラッチは入力
データストリームの周波数よりも低いクロック周波数で
動作する。このように従来と同じ技術、及び同じ回路処
理速度としても、本発明方式は従来方式よりも高速の伝
送速度でデータを再調時及び直並列化することができ
る。さらにこの再生・直並列化回路は再調時化ラッチで
クロックパルス間に時間を付加するためノイズ及びクロ
ストークの影響が少なくなる。
【００１６】
【発明の効果】本発明は、クロック及びデータビットに
おける直列デジタルストリームを同時に再生・直並列化
することができる。
おける直列デジタルストリームを同時に再生・直並列化
することができる。
【図１】本発明の再生・直並列化方式による実施回路の
ブロック図である。
ブロック図である。
【図２】図１の本発明実施回路を機能強化したブロック
図である。
図である。
【図３】本発明の再生・直並列化の他の実施回路のブロ
ック図である。
ック図である。
【図４】従来技術の再生・直並列化回路のブロック図で
ある。
ある。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イリア・ヨセフォヴィッチ・ノヴォフ アメリカ合衆国バーモント州、バーリント ン、スプルース・ストリート 10番地 (56)参考文献 特開 昭62−279748（ＪＰ，Ａ) 特開 昭62−12241（ＪＰ，Ａ) 特開 平１−164141（ＪＰ，Ａ) 特開 昭63−138828（ＪＰ，Ａ) 特開 昭62−126717（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 クロック及びデータビットの直列信号ス
トリームを複数の並列ビット位置を有する並列データ形
式に変換するデジタルデータの再生・直並列化回路にお
いて、前記直列信号ストリームを受信する入力を有し、かつ異
なる位相の複数のクロックを出力するデジタル位相ロッ
ク論理回路と、 第１及び第２の入力並びに出力を有し、この第１の入力
は前記デジタル位相ロック論理回路から出力されるそれ
ぞれのクロックを受け取るように接続され、この第２の
入力は前記直列信号ストリームを受け取るように接続さ
れている複数のラッチとを備え、 前記直列信号ストリームが前記デジタル位相ロック論理
回路及び前記複数のラッチに供給されると、前記複数の
ラッチは、前記第１及び第２の入力でほぼ同時に受け取
られるクロック及びデータによって順次セットされるこ
とにより、前記直列信号ストリームの前記データビット
が前記複数のラッチの前記出力に並列データビツトとし
て生じる ようにしたことを特徴とするデジタルデータの
再生・直並列化回路。 - 【請求項２】 ２つの入力及び１つの出力を有し、その
一方の入力は前記デジタル位相ロック論理回路のそれぞ
れのクロック出力に接続され、その出力は前記複数のラ
ッチの前記第１の入力にそれぞれ接続されている複数の
アンドゲートと、前記デジタル位相ロック論理回路から
のタイミングパルス出力を受け取るように前記デジタル
位相ロック論理回路に接続されている入力を有し、前記
複数のアンドゲートの他方の各入力にそれそれ接続され
ている複数の出力を有するリングカウンタとをさらに備
え、前記複数のラッチは複数の群に分けられ、前記リン
グカウンタからの出力信号を前記複数のアンドゲートを
介して供給することにより前記デジタル位相ロック論理
回路からのクロックは前記複数のラッチ群間で順次切り
替えられるようにしたことを特徴とする請求項１のデジ
タルデータの再生・直並列回路。 - 【請求項３】 クロック及びデータビットの直列信号ス
トリームを複数の並列ビット位置を有する並列データ形
式に変換するデジタルデータの再生・直並列化回 路にお
いて、 直列クロック及び直列データストリームを入力し、直列
クロック信号を出力するアナログ位相ロックループ回路
と、前記アナログ位相ロックループ回路からの前記直列
クロック信号出力を受信するように接続されている入力
及び複数の異なる位相の並列信号出力を有するリングカ
ウンタと、 ２つの入力及び１つの出力を有し、その一方の入力は前
記リングカウンタの各々の出力にそれぞれ接続され、そ
の他方の入力は前記アナログ位相ロックループ回路から
の前記直列クロック信号を受け取るように接続されてい
る複数のアンドゲートと、 第１及び第２の入力並びに出力を有し、この第１の入力
は前記複数のアンドゲートの各出力にそれぞれ接続さ
れ、この第２の入力は前記直列信号ストリームを受け取
るように接続されている複数のラッチとを備え、 前記直列信号ストリームが前記アナログ位相ロックルー
プ回路及び前記複数のラッチに供給されると、前記複数
のラッチは、前記第１及び第２の入力でほぼ同時に受け
取られるクロック及びデータによって順次セットされる
ことにより、前記直列信号ストリームの前記データビッ
トか前記複数のラッチの前記出力に並列データビツトと
して生じるようにしたことを特徴とする デジタルデータ
の再生・直並列化回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US546192 | 1990-06-29 | ||
| US07/546,192 US5101203A (en) | 1990-06-29 | 1990-06-29 | Digital data regeneration and deserialization circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233841A JPH04233841A (ja) | 1992-08-21 |
| JPH0787448B2 true JPH0787448B2 (ja) | 1995-09-20 |
Family
ID=24179263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140703A Expired - Lifetime JPH0787448B2 (ja) | 1990-06-29 | 1991-05-17 | デジタルデータの再生・直並列化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5101203A (ja) |
| EP (1) | EP0463380A1 (ja) |
| JP (1) | JPH0787448B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5245637A (en) * | 1991-12-30 | 1993-09-14 | International Business Machines Corporation | Phase and frequency adjustable digital phase lock logic system |
| US5648776A (en) * | 1993-04-30 | 1997-07-15 | International Business Machines Corporation | Serial-to-parallel converter using alternating latches and interleaving techniques |
| JPH07154447A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 高速データ伝送回路 |
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| US5721545A (en) * | 1995-10-23 | 1998-02-24 | Poplevine; Pavel B. | Methods and apparatus for serial-to-parallel and parallel-to-serial conversion |
| FR2756120B1 (fr) * | 1996-11-19 | 1999-02-05 | Sgs Thomson Microelectronics | Dispositif de conversion serie/parallele d'un signal haute frequence de faible amplitude |
| US6018260A (en) * | 1997-08-06 | 2000-01-25 | Lucent Technologies Inc. | High-speed clock-enabled latch circuit |
| JP3094971B2 (ja) | 1997-10-08 | 2000-10-03 | 日本電気株式会社 | 位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路 |
| US6181757B1 (en) * | 1998-04-27 | 2001-01-30 | Motorola Inc. | Retiming method and means |
| US6535527B1 (en) * | 1999-04-29 | 2003-03-18 | Cypress Semiconductor Corp. | Low latency, low power deserializer |
| KR100301056B1 (ko) * | 1999-06-22 | 2001-11-01 | 윤종용 | 싱크로너스 데이터 샘플링 회로 |
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| US7372928B1 (en) | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
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| US7728675B1 (en) | 2006-03-31 | 2010-06-01 | Cypress Semiconductor Corporation | Fast lock circuit for a phase lock loop |
| WO2012014361A1 (ja) * | 2010-07-30 | 2012-02-02 | パナソニック株式会社 | 表示パネル駆動装置 |
| US10996267B2 (en) * | 2019-01-23 | 2021-05-04 | Qualcomm Incorporated | Time interleaved scan system |
| KR20200140019A (ko) * | 2019-06-05 | 2020-12-15 | 삼성전자주식회사 | 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4218758A (en) * | 1978-06-30 | 1980-08-19 | International Business Machines Corporation | Parallel-to-serial binary data converter with multiphase and multisubphase control |
| US4485347A (en) * | 1980-09-04 | 1984-11-27 | Mitsubishi Denki Kabushiki Kaisha | Digital FSK demodulator |
| US4393301A (en) * | 1981-03-05 | 1983-07-12 | Ampex Corporation | Serial-to-parallel converter |
| JPS59178689A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | シフトレジスタ |
| US4584695A (en) * | 1983-11-09 | 1986-04-22 | National Semiconductor Corporation | Digital PLL decoder |
| JPS60160036A (ja) * | 1984-01-28 | 1985-08-21 | Toshiba Corp | 光デイスク |
| DE3481472D1 (de) * | 1984-12-21 | 1990-04-05 | Ibm | Digitale phasenregelschleife. |
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| JPS62279748A (ja) * | 1986-05-29 | 1987-12-04 | Nec Corp | ビツトバツフア回路 |
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| US4901076A (en) * | 1987-10-29 | 1990-02-13 | International Business Machines Corporation | Circuit for converting between serial and parallel data streams by high speed addressing |
| JPH01164141A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 並列データ同期回路 |
-
1990
- 1990-06-29 US US07/546,192 patent/US5101203A/en not_active Expired - Fee Related
-
1991
- 1991-05-17 JP JP3140703A patent/JPH0787448B2/ja not_active Expired - Lifetime
- 1991-05-25 EP EP91108509A patent/EP0463380A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5101203A (en) | 1992-03-31 |
| JPH04233841A (ja) | 1992-08-21 |
| EP0463380A1 (en) | 1992-01-02 |
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