SU1732422A1 - Фазовый дискриминатор - Google Patents
Фазовый дискриминатор Download PDFInfo
- Publication number
- SU1732422A1 SU1732422A1 SU904853595A SU4853595A SU1732422A1 SU 1732422 A1 SU1732422 A1 SU 1732422A1 SU 904853595 A SU904853595 A SU 904853595A SU 4853595 A SU4853595 A SU 4853595A SU 1732422 A1 SU1732422 A1 SU 1732422A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inverse
- trigger
- flip
- Prior art date
Links
Landscapes
- Measuring Phase Differences (AREA)
Abstract
Изобретение относитс к радиотехнике, в частности к области сравнени фаз, и может быть использовано в цифровых приемниках . Целью изобретени вл етс повышение точности измерени фаз при малых расфазировках. Сущность изобретени : устройство содержит опорный вход 2, информационный вход 3, четыре RS-триггера 1, 4, 5, 14, три элемента НЕ 6, 9, 13, четыре эле мента И 7, 10-12, элемент 18 задержки, два элемента ИЛИ 15, 16, выходную опорную шину 17 опережени , выходную информационную шину 18 опережени , выходную опорную шину 19 отставани , выходную информационную шину 20 отставани 3-1-9- 10-4-7-5-10-15-14-16-12-18 2-1-6-7-8-11-20, 3-5-11;2-4-15, 4-13-14 4-16:8-19; 10-12.2 ил.
Description
Изобретение относитс к технике демодул ции , в частности к фазовым дискриминаторам , и может быть использовано в цифровых приемниках.
Известен фазовый дискриминатор, со- держащий генератор эталонной частоты, два перемножител , фазовращатель, фильтр промежуточной частоты, два фильтра нижних частот, комплексный перемножитель , п ть ключей, п ть накапливающих сумматоров, два блока посто нной пам ти, два цифровых фильтра нижних частот, два сумматора, два цифроаналоговых преобразовател , аналого-цифровой преобразователь , два усилител , элемент задержки и делитель частоты, включенные между входной и выходной шинами.
Недостатком данного фазового дискриминатора вл етс значительна сложность конструкции.
Известен также фазовый дискриминатор , содержащий первый триггер, входы которого вл ютс соответственно опорным и информационными входами фазового дискриминатора , второй и третий RS-триггеры, последовательно соединенные первый элемент НЕ, первый элемент И, элемент задержки , последовательно соединенные второй элемент НЕ и второй элемент И, пр мой выход третьего RS-григгера соединен с пер- вым сходом третьего элемента И, а также четвертый элемент И,
Недостатком известного фазового дискриминатора вл етс низка точность измерени фаз при малых расфазировках.
Целью изобретени вл етс повышение точности измерени фаз при малых расфазировках .
С этой целью в фазовый дискриминатор , содержащий первый триггер, входы ко- торого вл ютс соответственно опорными и информационными входами фазового дискриминатора , второй и третий RS-триггеры , последовательно соединенные первый элемент НЕ, первый элемент И и элемент задержки, последовательно соединенные второй элемент НЕ и второй элемент И, пр мой выход третьего RS-триггера соединен с первым входом третьего элемента И, а также четвертый элемент И, введены третий элемент НЕ, четвертый RS-триггер, первый и второй элементы ИЛИ, при этом первый триггер вл етс RS-триггером с инверсными входами, инверсный S-вход которого объединен с инверсным R-входом второго RS-триггера, пр мой выход которого соединен с выходной опорной шиной опережени , первыми входами первого и второго элементов ИЛИ и с входом третьего элемента НЕ, инверсные R-входы первого и третьего RS-триггеров объединены, инверсный выход третьего RS-триггера соединен с вторым входом второго элемента ИЛИ, первым входом четвертого элемента И и с S-входом второго триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого соединен с S-входом третьего RS-триггера, пр мой и инверсный выходы первого триггера соединены соответственно с входами первого и второго элементов НЕ, инверсный S-вход четвертого RS-триггера соединен с выходом первого элемента ИЛИ, а инверсный R-вход соединен с выходом третьего элемента НЕ, пр мой выход четвертого RS-триггера соединен с вторым входом второго элемента ИЛИ, выход которого подключен к второму входу четвертого элемента И, выход которого вл етс выходной информационной шиной опережени , выход элемента задержки соединен с выходной опорной шиной отставани и с вторым входом третьего элемента И, выход которого вл етс выходной информационной шиной отставани .
На фиг. 1 изображен фазовый дискриминатор; на фиг. 2 - временные диаграммы, по сн ющие принцип работы фазового дискриминатора .
Фазовый дискриминатор содержит первый триггер 1, входы которого вл ютс соответственно опорным 2 и информационным 3 входами фазового дискриминатора , второй 4 и третий 5 RS-триггеры , последовательно соединенные первый элемент НЕ 6, первый элемент И 7, элемент 8 задержки, последовательно соединенные второй элемент НЕ 9 и второй элемент И 10, пр мой выход третьего RS-триггера 5 соединен с первым входом третьего элемента И 11, а также четвертый элемент И 12. Кроме того, фазовый дискриминатор содержит третий элемент НЕ 13, четвертый RS-триггер 14, первый 15 и второй 16 элементы ИЛИ, при этом первый триггер 1 вл етс RS-триггером с инверсными входами, инверсный S-вход которого объединен с инверсным R-входом второго RS-триггера 4, пр мой выход которого соединен с выходной опорной шиной 17 опережени , первыми входами первого 15 и второго 16 элементов ИЛИ и с входом третьего элемента НЕ 13. Инверсные R-входы первого 1 и третьего 5 RS-триггеров объединены , инверсный выход третьего RS-триггера 5 соединен с вторым входом второго элемента И 10, выход которого соединен с вторым входом первого элемента ИЛИ 15, первым входом четвертого элемента И 12 и с S-входом второго
триггера 4, инверсный выход которого соединен с другим входом первого элемента И 7, выход которого соединен с S-входом третьего RS-триггера 5. Пр мой и инверсный выходы первого триггера 1 соединены с входами соответственно первого 6 и второго 9 элементов НЕ, инверсный S-вход четвертого RS-триггера 14 соединен с выходом первого элемента ИЛИ 15, а инверсный R- вход соединен с выходом третьего элемента НЕ 13. Пр мой выход четвертого RS-триггера 14 соединен с вторым входом второго элемента ИЛИ 16, выход которого подключен к второму входу четвертого элемента И 12, выход которого вл етс выходной информационной шиной 18 опережени , выход элемента 8 задержки соединен с выходной опорной шиной 19 отставани и с вторым входом третьего элемента И 11, выход которого вл етс информационной шиной 20 отставани .
Фазовый дискриминатор работает следующим образом.
До поступлени сигналов на входные шины на обоих входах 2 и 3 первого триггера 1 присутствуют управл ющие сигналы. В результате на пр мом и инверсном выходах первого триггера 1 устанавливаютс сигналы Единица, т.е. первый триггер находитс в нейтральном состо нии, когда обратные св зи триггера не вли ют на его работу. Второй и третий триггеры за счет сигналов на их R-входах установлены в нулевое состо ние. На S-входы этих триггеров через первый 7 и второй 10 элементы не поступаютуправл ющие сигналы, так как на выходах элементов НЕ 6 и 9 устанавливаетс сигнал Нуль. На выходной опорной шине 17 опережени сигнал отсутствует. Отсутствует также сигнал на выходной информационной шине 20 отставани , так как на третий элемент И 11 поданы нулевые сигналы. Аналогично отсутствуют сигналы на выходной опорной шине 19 отставани и выходной информационной шине 18 опережени .
В зависимости от того, какой из выходных сигналов, опорный или информационный , поступает раньше, по витс нулевой сигнал на пр мом или инверсном выходе первого триггера 1, причем за счет обратных св зей, момент по влени первого из фронтов фиксируетс с высокой точностью.
Если первым поступил фронт опорного входного сигнала на входную опорную шину , то на пр мом выходе первого триггера 1 устанавливаетс нулевой уровень, а через первый элемент НЕ 6 на вход первого элемента И 7 поступит Единица. На инверсном выходе второго триггера 4 остаетс
Единица. В результате чего Единица поступает через элемент 8 задержки на выход- ную опорную шину 19 отставани . Одновременно Единица поступит на S- 5 вход третьего RS-триггера 5 и при по влении отстающего по фазе информационного входного сигнала на входной информационной шине, третий триггер 5 переключитс , установив Единицу на пр мом своем вы0 ходе, подключенном к третьему элементу И 11, на второй вход которого подана Единица с выхода элемента 8 задержки. В результате чего по витс сигнал на выходной информационной шине 20 отставани .
5 После окончани сигнала на входной опорной шине, на выходных опорной и информационной шинах 19 и 20 сигналы окончатс и, несмотр на то, что первый триггер 1 сформирует при этом нулевой сигнал на
0 инверсном выходе, второй элемент И 10 останетс закрытым за счет инверсного нулевого сигнала с выхода третьего триггера 5. который переключитс только тогда, когда окончитс входной информационный сиг5 нал на входной информационной шине и первый триггер 1 вернетс в нейтральное состо ние.
Если раньше по вилс передний фронт входного информационного сигнала на
0 входной информационной шине, то нулевой сигнал по витс на инверсном выходе первого триггера 1, который через второй элемент НЕ 9 подаетс на вход второго элемента И 10, на другой вход которого под5 ана Единица с инверсного выхода третьего триггера 5. С второго элемента И 10 Единица поступает на S-вход второго RS- триггера 4 и на входы первого элемента ИЛИ 15 и четвертого элемента И 12. До
0 поступлени сигнала на вход первого элемента ИЛИ 15, на его выходе был нулевой сигнал, который вл етс управл ющим дл четвертого триггера 14, с выхода которого Единица поступила через второй элемент
5 ИЛИ 16 на вход четвертого элемента И 12. В результате чего на выходной информационной шине 18 опережени по витс Единица . При поступлении сигнала на входную опорную шину переключитс второй триг0 гер 4 и установит сигнал на выходной опорной шине 17 опережени и через третий элемент НЕ 13 переключитс четвертый триггер 14, но сигнал Единица на выходе второго элемента ИЛ И 16 остаетс . Поокон5 чании сигнала на входной опорной шине второй триггер 4 вернетс в нулевое состо ние , окончитс сигнал на выходной опорной шине 17 опережени и на входе второго элемента ИЛИ 16, а следовательно, и на
выходной информационной шине 18 опережени .
В результате сигнал с входной опорной шины, в зависимости от момента его по влени относительно сигнала на входной информационной шине, целиком поступает на выходную опорную шину 17 опережени или выходную опорную шину 19 отставани , а сигнал с входной информационной шины поступает соответственно на выходную информационную шину 18 опережени или выходную информационную шину 20 отставани . Однако окончание сигнала на выходных информационных шинах опережени 18 и отставани 20 не может быть задержано относительно окончани опорного сигнала .
Claims (1)
- Формула изобретени Фазовый дискриминатор, содержащий первый триггер, входы которого вл ютс соответственно опорным и информационным входами фазового дискриминатора, второй и третий RS-триггеры, последовательно соединенные первый элемент НЕ, первый элемент И и элемент задержки, последовательно соединенные второй элемент НЕ и второй элемент И, пр мой выход третьего RS-триггера соединен с первым входом третьего элемента И, а также четвертый элемент И, отличающийс тем, что, с целью повышени точности измерени фаз при малых расфазировках, в него введены третий элемент НЕ, четвертый RS- триггер, первый и второй элементы ИЛИ,при этом первый триггер вл етс RS-триг- гером с инверсными входами, инверсный S- вход которого объединен с инверсным R-входом второго RS-триггера, пр мой выход которого соединен с выходной опорной шиной опережени , первыми входами первого и второго элементов ИЛИ и с входом третьего элемента НЕ, инверсные R-входы первого и третьего RS-триггеров обьединены , инверсный выход третьего RS-триггера соединен с вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, первым входом четвертого элемента И и с S-выходомвторого триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого соединен с S-входом третьего RS-триггера, пр мой и инверсный выходы первого триггера соединены соответственно с входами первого и второго элементов НЕ, инверсный S-вход четвертого RS-триггера соединен с выходом первого элемента ИЛИ, а инверсный R-вход - с выходом третьего элемента НЕ, пр мойвыход четвертого RS-триггера соединен с вторым входом второго элемента ИЛИ, выход которого подключен к второму входу четвертого элемента И, выход которого вл етс выходной информационной шинойопережени , выход элемента задержки соединен с выходной опорной шиной отставани и с вторым входом третьего элемента И, выход которого вл етс выходной информационной шиной отставани ,а S6 г9 еУС1 иZ.t-г«5rfе е6«л,Н, Ол,АРиг 2if tг г1Г
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904853595A SU1732422A1 (ru) | 1990-07-20 | 1990-07-20 | Фазовый дискриминатор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU904853595A SU1732422A1 (ru) | 1990-07-20 | 1990-07-20 | Фазовый дискриминатор |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1732422A1 true SU1732422A1 (ru) | 1992-05-07 |
Family
ID=21528945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU904853595A SU1732422A1 (ru) | 1990-07-20 | 1990-07-20 | Фазовый дискриминатор |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1732422A1 (ru) |
-
1990
- 1990-07-20 SU SU904853595A patent/SU1732422A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1394399, кл. Н 03 D 13/00, 1988. Авторское свидетельство СССР Мг 1070684, кл. Н 03 D 13/00, 1984. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2765600B2 (ja) | 復調回路 | |
US4005479A (en) | Phase locked circuits | |
EP0398329B1 (en) | Spread spectrum signal demodulation circuit | |
SU1732422A1 (ru) | Фазовый дискриминатор | |
JP3284702B2 (ja) | 多段中継方式 | |
SU1450129A1 (ru) | Демодул тор фазоманипулированных сигналов | |
US4352192A (en) | Timing signal synchronization device | |
SU1406816A2 (ru) | Приемник четырехпозиционного фазоманипулированного сигнала | |
SU661842A1 (ru) | Устройство дл приема фазоманипулированных псевдослучайных сигналов | |
JPS5661851A (en) | Pulse receiving circuit | |
SU788416A1 (ru) | Устройство синфазного приема импульсных сигналов | |
SU1408529A1 (ru) | Устройство дл автоподстройки частоты | |
SU1062880A1 (ru) | Устройство выделени тактовых импульсов | |
SU1058084A1 (ru) | Демодул тор фазоманипулированных сигналов | |
SU995264A1 (ru) | Цифровой фазовый дискриминатор | |
SU788409A1 (ru) | Устройство фазировани | |
SU1506561A1 (ru) | Устройство приема пакетной информации системы спутниковой св зи | |
SU1358069A1 (ru) | Самонастраивающийс фильтр | |
SU1753610A1 (ru) | Устройство тактовой синхронизации | |
JP2519301B2 (ja) | タイミング再生回路 | |
SU1027799A1 (ru) | Фазовый дискриминатор | |
SU1614120A1 (ru) | Устройство тактовой синхронизации | |
JPS6318369B2 (ru) | ||
SU1140262A1 (ru) | Устройство дл приема частотно-фазоманипулированных сигналов | |
RU1841007C (ru) | Устройство селекции движущихся целей |