JP2847493B2 - 高速データストリームからのクロック信号抽出回路 - Google Patents
高速データストリームからのクロック信号抽出回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- H03—ELECTRONIC CIRCUITRY
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、お互いにある距離
離れて位置する電気的システム間でデジタル信号を伝送
するための装置に係り、特に、高速データストリームか
らクロック信号を抽出するための回路に関する。
離れて位置する電気的システム間でデジタル信号を伝送
するための装置に係り、特に、高速データストリームか
らクロック信号を抽出するための回路に関する。
【０００２】
【従来の技術】データ信号を正しく検出するためには、
最も好ましい瞬間の論理レベルを評価できるように、到
来デジタルストリームに正確に同期し随意に使用できる
クロック信号を受信装置が獲得しなければならないこと
はよく知られている。しかしながら、常にデータ信号が
クロック信号を伴って伝送されるわけでもなく、特に１
本のライン上をシリアル的に伝送される場合はそうであ
る。この場合には、検出用のクロック信号は、データ信
号自身から必要な情報を抽出することにより復元されな
ければならない。この操作は通常は周知のＰＬＬ（フェ
ーズロックドループ）回路により実行され、受信器に到
来するデジタル信号を参照信号として使用してデータ信
号のビットレートに等しい周波数を有する出力クロック
信号を発生することで行われる。再構成されたクロック
信号は、データ信号との位相関係が非常によく保たれて
おり、最適なサンプリング時に対応したローレベルから
ハイレベルへの遷移を生じる。周知のように、フェーズ
ロックドループの主な構成要素は、位相検出器、フィル
ター、及び電圧制御発振器(VCO) である。位相検出器
は、データ信号の位相とＶＣＯによりローカルで発生さ
れたクロック信号の位相を比較してエラー信号を与え
る。このエラー信号はフィルターを通過して、継続的に
ＶＣＯの位相を制御することによりＶＣＯを制御する。
最も好ましい瞬間の論理レベルを評価できるように、到
来デジタルストリームに正確に同期し随意に使用できる
クロック信号を受信装置が獲得しなければならないこと
はよく知られている。しかしながら、常にデータ信号が
クロック信号を伴って伝送されるわけでもなく、特に１
本のライン上をシリアル的に伝送される場合はそうであ
る。この場合には、検出用のクロック信号は、データ信
号自身から必要な情報を抽出することにより復元されな
ければならない。この操作は通常は周知のＰＬＬ（フェ
ーズロックドループ）回路により実行され、受信器に到
来するデジタル信号を参照信号として使用してデータ信
号のビットレートに等しい周波数を有する出力クロック
信号を発生することで行われる。再構成されたクロック
信号は、データ信号との位相関係が非常によく保たれて
おり、最適なサンプリング時に対応したローレベルから
ハイレベルへの遷移を生じる。周知のように、フェーズ
ロックドループの主な構成要素は、位相検出器、フィル
ター、及び電圧制御発振器(VCO) である。位相検出器
は、データ信号の位相とＶＣＯによりローカルで発生さ
れたクロック信号の位相を比較してエラー信号を与え
る。このエラー信号はフィルターを通過して、継続的に
ＶＣＯの位相を制御することによりＶＣＯを制御する。
【０００３】
【発明が解決しようとする課題】そのような回路の提起
する問題の一つは、周波数獲得の問題、即ち、クロック
信号周波数とデータ信号周波数が一致する条件に達する
ことである。実際に、もしクロック信号を発生するＶＣ
Ｏの自発的な発振周波数が大きく異なっていると、その
ように構成されたループは決してロックされることはな
いであろうし、又はロックされるのに非常に長い時間を
要するであろう。この欠点を取り除くために、いくつか
の解決策が提案されており、それらの策では、周波数の
違いを検出し、所望の周波数に近い周波数でＶＣＯを発
振させて位相検出器をロックするよう構成されたもう一
つのループを追加することが必要である。これらの解決
策の一つで、主ループと副ループを有するＰＬＬ回路を
利用したものが、本出願人と同一の出願人によるＥＰ−
Ａ−０６５８９９５に記載されている。この場合には、
副ループには従来の位相及び周波数検出器が用いられて
いる。周波数弁別器の典型的な例は、フロイドM.ガード
ナー(Floyd M. Gardner)著「フィーズロック技術(Phase
lock Techniques)」、第８６−８７頁に記載されてい
る。この解決策は、アナログ集積回路によって行うには
適している。しかし、ＰＬＬをＣＭＯＳデジタル集積回
路に組み入れるには、そのような周波数弁別器では構成
が困難となる。
する問題の一つは、周波数獲得の問題、即ち、クロック
信号周波数とデータ信号周波数が一致する条件に達する
ことである。実際に、もしクロック信号を発生するＶＣ
Ｏの自発的な発振周波数が大きく異なっていると、その
ように構成されたループは決してロックされることはな
いであろうし、又はロックされるのに非常に長い時間を
要するであろう。この欠点を取り除くために、いくつか
の解決策が提案されており、それらの策では、周波数の
違いを検出し、所望の周波数に近い周波数でＶＣＯを発
振させて位相検出器をロックするよう構成されたもう一
つのループを追加することが必要である。これらの解決
策の一つで、主ループと副ループを有するＰＬＬ回路を
利用したものが、本出願人と同一の出願人によるＥＰ−
Ａ−０６５８９９５に記載されている。この場合には、
副ループには従来の位相及び周波数検出器が用いられて
いる。周波数弁別器の典型的な例は、フロイドM.ガード
ナー(Floyd M. Gardner)著「フィーズロック技術(Phase
lock Techniques)」、第８６−８７頁に記載されてい
る。この解決策は、アナログ集積回路によって行うには
適している。しかし、ＰＬＬをＣＭＯＳデジタル集積回
路に組み入れるには、そのような周波数弁別器では構成
が困難となる。
【０００４】
【課題を解決するための手段】上述の欠点は、本発明に
よる高速データストリームからのクロック信号抽出回路
により解消される。この回路により、ローカルで発生さ
れたクロック信号の周波数とデータ信号の周波数が大き
く異なっているときでも、それらの周波数を素早く一致
させることができる。本回路はより複雑なＣＭＯＳデジ
タル集積回路に容易に組み入れることができる。このこ
とにより、外部ＰＬＬ回路がもはや必要なくなり、プリ
ント回路基板のより良い設計が可能となる。本回路がＣ
ＭＯＳ技術で実現されるならば、パワー消費は低く、３
００Mbit/sを越えたビットレートで動作できるものとな
る。本発明の主目的は、請求項１に記載のように、高速
データストリームからクロック信号を抽出するための回
路を提供することである。本発明のこれら及びその他の
特徴は、単に非制限的な例として与えられている好適実
施例の以下の記載、及び添付の図面によって更に明確に
なるであろう。
よる高速データストリームからのクロック信号抽出回路
により解消される。この回路により、ローカルで発生さ
れたクロック信号の周波数とデータ信号の周波数が大き
く異なっているときでも、それらの周波数を素早く一致
させることができる。本回路はより複雑なＣＭＯＳデジ
タル集積回路に容易に組み入れることができる。このこ
とにより、外部ＰＬＬ回路がもはや必要なくなり、プリ
ント回路基板のより良い設計が可能となる。本回路がＣ
ＭＯＳ技術で実現されるならば、パワー消費は低く、３
００Mbit/sを越えたビットレートで動作できるものとな
る。本発明の主目的は、請求項１に記載のように、高速
データストリームからクロック信号を抽出するための回
路を提供することである。本発明のこれら及びその他の
特徴は、単に非制限的な例として与えられている好適実
施例の以下の記載、及び添付の図面によって更に明確に
なるであろう。
【０００５】
【実施例】図１のブロック図に示されている高速データ
ストリームからのクロック信号抽出回路は、双ループＰ
ＬＬ構造に基づいている。位相検出器ＤＦＳ、駆動電流
発生器ＰＣ１、ループフィルターＦＩ、及び電圧制御発
振器ＶＣＯから成る主ループは、ＶＣＯにより発生され
て配線２に存在するクロック信号の位相を配線１に到来
するデータにロックするために備わっている。周波数検
出器ＤＦＲ、閾値比較器ＣＳ、駆動電流発生器ＰＣ２、
フィルターＦＩ、及び発振器ＶＣＯから成る副ループ
は、発振器ＶＣＯを所望の周波数に近い周波数で発振さ
せることにより主ループをロックさせる。ＶＣＯが最適
な周波数（この例では、最適周波数を配線３に存在する
参照周波数の４倍とする。）に比べ大きく異なった周波
数で発振していると仮定すると、配線２の周波数が低す
ぎると周波数検出器ＤＦＲは配線４にエラーパルスを出
力し、配線２の周波数が高すぎると配線５にエラーパル
スを出力する。
ストリームからのクロック信号抽出回路は、双ループＰ
ＬＬ構造に基づいている。位相検出器ＤＦＳ、駆動電流
発生器ＰＣ１、ループフィルターＦＩ、及び電圧制御発
振器ＶＣＯから成る主ループは、ＶＣＯにより発生され
て配線２に存在するクロック信号の位相を配線１に到来
するデータにロックするために備わっている。周波数検
出器ＤＦＲ、閾値比較器ＣＳ、駆動電流発生器ＰＣ２、
フィルターＦＩ、及び発振器ＶＣＯから成る副ループ
は、発振器ＶＣＯを所望の周波数に近い周波数で発振さ
せることにより主ループをロックさせる。ＶＣＯが最適
な周波数（この例では、最適周波数を配線３に存在する
参照周波数の４倍とする。）に比べ大きく異なった周波
数で発振していると仮定すると、配線２の周波数が低す
ぎると周波数検出器ＤＦＲは配線４にエラーパルスを出
力し、配線２の周波数が高すぎると配線５にエラーパル
スを出力する。
【０００６】これらのパルスの周波数は、配線２に存在
する周波数および配線３に存在する周波数の４倍の周波
数の間の差に比例する。さらに、例えば超過が２５％で
あるような大きな差となる場合には、パルスの周波数だ
けでなく持続時間もその差に比例する。全体の効果とし
て、エラー信号の平均値が周波数の差に比例する。閾値
比較器ＣＳは、配線４又は５に存在するエラーパルスの
周波数が予め設定された値を越えているときのみ、それ
らのエラーパルスを配線６又は７に夫々通過させるよう
に動作する。エラーパルスの周波数が設定値を越えてい
なければ、閾値比較器ＣＳはパルスを阻止する。駆動電
流発生器ＰＣ２は、配線６のパルスに応じて予め設定さ
れた量の電荷をフィルターＦＩに供給し、もし配線７に
パルスが存在すれば同じ量の電荷を取り除くように機能
する。抵抗−容量（ＲＣ）ネットワークから構成される
フィルターＦＩは、結果として配線１２上の電圧を変え
る。この電圧が、ＶＣＯの発振周波数を制御し、発振周
波数を所望の周波数に近づける。
する周波数および配線３に存在する周波数の４倍の周波
数の間の差に比例する。さらに、例えば超過が２５％で
あるような大きな差となる場合には、パルスの周波数だ
けでなく持続時間もその差に比例する。全体の効果とし
て、エラー信号の平均値が周波数の差に比例する。閾値
比較器ＣＳは、配線４又は５に存在するエラーパルスの
周波数が予め設定された値を越えているときのみ、それ
らのエラーパルスを配線６又は７に夫々通過させるよう
に動作する。エラーパルスの周波数が設定値を越えてい
なければ、閾値比較器ＣＳはパルスを阻止する。駆動電
流発生器ＰＣ２は、配線６のパルスに応じて予め設定さ
れた量の電荷をフィルターＦＩに供給し、もし配線７に
パルスが存在すれば同じ量の電荷を取り除くように機能
する。抵抗−容量（ＲＣ）ネットワークから構成される
フィルターＦＩは、結果として配線１２上の電圧を変え
る。この電圧が、ＶＣＯの発振周波数を制御し、発振周
波数を所望の周波数に近づける。
【０００７】ＶＣＯの発振周波数が主ループの動作範囲
に入ると、ＤＦＲに存在するパルスの周波数は比較器Ｃ
Ｓの閾値より低くなり、その結果、駆動電流発生器ＰＣ
２に更なるパルスを送るのを防ぐ。これらの条件の下で
は、副ループが動作を停止し、主ループを形成するブロ
ックによって制御が行われる。閾値比較器ＣＳが存在す
ることにより、到来データ周波数を４で割った値に対し
て０．１％まで異なる周波数の参照信号を供給できるロ
ーカル発振器が使用できるようになる。従って、例えば
特に正確なクオーツ水晶発振器でなくても簡単な発振器
が使用できる。主ループに属する位相検出器ＤＦＳは、
ＶＣＯにより発生され配線２に存在する信号の位相と配
線１で受け取ったデータ信号の位相を比較し、配線９又
は１０のうちの一方に一定の持続時間を有するパルスを
与え、もう一方の配線には位相誤差に依存する持続時間
を有するパルスを与える。配線１１を介して駆動電流発
生器ＰＣ１によりフィルターＦＩに注入される正味の電
流は、これら二つの配線９、１０上のパルスの持続時間
の差に比例する。その結果、フィルターＦＩの出力であ
る配線１２に得られる電圧の変化によって、配線２上の
信号の対応する周波数変化が生じて、位相誤差を零にす
る。
に入ると、ＤＦＲに存在するパルスの周波数は比較器Ｃ
Ｓの閾値より低くなり、その結果、駆動電流発生器ＰＣ
２に更なるパルスを送るのを防ぐ。これらの条件の下で
は、副ループが動作を停止し、主ループを形成するブロ
ックによって制御が行われる。閾値比較器ＣＳが存在す
ることにより、到来データ周波数を４で割った値に対し
て０．１％まで異なる周波数の参照信号を供給できるロ
ーカル発振器が使用できるようになる。従って、例えば
特に正確なクオーツ水晶発振器でなくても簡単な発振器
が使用できる。主ループに属する位相検出器ＤＦＳは、
ＶＣＯにより発生され配線２に存在する信号の位相と配
線１で受け取ったデータ信号の位相を比較し、配線９又
は１０のうちの一方に一定の持続時間を有するパルスを
与え、もう一方の配線には位相誤差に依存する持続時間
を有するパルスを与える。配線１１を介して駆動電流発
生器ＰＣ１によりフィルターＦＩに注入される正味の電
流は、これら二つの配線９、１０上のパルスの持続時間
の差に比例する。その結果、フィルターＦＩの出力であ
る配線１２に得られる電圧の変化によって、配線２上の
信号の対応する周波数変化が生じて、位相誤差を零にす
る。
【０００８】ブロックＤＦＲは、図２のブロック図に詳
細に示されている。周波数検出器ＤＦＲは、配線３に存
在する入力参照信号に同期して動作する。この参照信号
の周波数は、配線２に存在する信号に課するべき周波数
の１／４に等しい。１／４を選んだのはこの特定の実施
例に限ってのことであり、構造形成モジュールを適切に
適用することにより、入力周波数間の比はどんな値でも
とれる。配線２上の信号の周波数は、分周器Ｄ１により
１６で割られ、その配線２２上の出力信号はサンプリン
グブロックＳ１によりサンプリングされる。サンプリン
グブロックＳ１は、実質的に配線３の信号により制御さ
れるフリップフロップから成る。ブロックＳ１の出力で
ある配線２３の信号は、従って同期が取れており、次の
分周器Ｄ２に送られる。この分周器Ｄ２は、この信号を
好ましくは２で割り、配線２４に安定した論理レベルで
パルスを与える。ブロックＭ１、ＰＵ１、及びＰＤ１の
目的は、配線２４上の論理レベル「１」の持続時間を測
定して修正パルスを発生することである。ブロックＭ
２、ＰＵ２、ＰＤ２の目的は、配線２５上の論理レベル
「１」の持続時間を測定して修正パルスを発生すること
である。インバーターＩ１が挿入されているので、配線
２５の論理レベル「１」は、配線２４の論理レベル
「０」に対応する。
細に示されている。周波数検出器ＤＦＲは、配線３に存
在する入力参照信号に同期して動作する。この参照信号
の周波数は、配線２に存在する信号に課するべき周波数
の１／４に等しい。１／４を選んだのはこの特定の実施
例に限ってのことであり、構造形成モジュールを適切に
適用することにより、入力周波数間の比はどんな値でも
とれる。配線２上の信号の周波数は、分周器Ｄ１により
１６で割られ、その配線２２上の出力信号はサンプリン
グブロックＳ１によりサンプリングされる。サンプリン
グブロックＳ１は、実質的に配線３の信号により制御さ
れるフリップフロップから成る。ブロックＳ１の出力で
ある配線２３の信号は、従って同期が取れており、次の
分周器Ｄ２に送られる。この分周器Ｄ２は、この信号を
好ましくは２で割り、配線２４に安定した論理レベルで
パルスを与える。ブロックＭ１、ＰＵ１、及びＰＤ１の
目的は、配線２４上の論理レベル「１」の持続時間を測
定して修正パルスを発生することである。ブロックＭ
２、ＰＵ２、ＰＤ２の目的は、配線２５上の論理レベル
「１」の持続時間を測定して修正パルスを発生すること
である。インバーターＩ１が挿入されているので、配線
２５の論理レベル「１」は、配線２４の論理レベル
「０」に対応する。
【０００９】配線２４での論理レベルが「０」から
「１」に変わると、単安定回路から構成されているブロ
ックＭ１は、配線２６に論理レベル「１」のパルスを発
生する。このパルスの持続時間は、もしＶＣＯ（図１）
の発振周波数が所望の値であるならば有するであろう配
線２４上パルスの持続時間に等しいものである。配線２
６上のパルスの持続時間は、配線３上の参照信号を基に
決められ、パルスの始まりは、配線２４上の信号により
制御される。配線２４上の論理レベル「１」の持続時間
が配線２６上のパルスの持続時間より長ければ、配線２
上の信号の発振周波数は低すぎる。配線２４の信号及び
配線２６の信号を反転した信号を入力するＡＮＤゲート
ＰＵ１は、それらの持続時間の差を検出して、その差自
体に等しい持続時間のパルスを配線２８に与える。この
パルスがＯＲゲートＰＵ３を通って配線４に送られ、配
線２の信号の発振周波数を上げるのに寄与する。
「１」に変わると、単安定回路から構成されているブロ
ックＭ１は、配線２６に論理レベル「１」のパルスを発
生する。このパルスの持続時間は、もしＶＣＯ（図１）
の発振周波数が所望の値であるならば有するであろう配
線２４上パルスの持続時間に等しいものである。配線２
６上のパルスの持続時間は、配線３上の参照信号を基に
決められ、パルスの始まりは、配線２４上の信号により
制御される。配線２４上の論理レベル「１」の持続時間
が配線２６上のパルスの持続時間より長ければ、配線２
上の信号の発振周波数は低すぎる。配線２４の信号及び
配線２６の信号を反転した信号を入力するＡＮＤゲート
ＰＵ１は、それらの持続時間の差を検出して、その差自
体に等しい持続時間のパルスを配線２８に与える。この
パルスがＯＲゲートＰＵ３を通って配線４に送られ、配
線２の信号の発振周波数を上げるのに寄与する。
【００１０】配線２４上の論理レベル「１」の持続時間
が配線２６上のパルスの持続時間より短ければ、配線２
上の信号の発振周波数は高すぎる。配線２４の信号を反
転した信号及び配線２６の信号を入力するＡＮＤゲート
ＰＤ１は、それらの持続時間の差を検出して、その差自
体に等しい持続時間のパルスを配線２９に与える。この
パルスがＯＲゲートＰＤ３を通って配線５に送られ、配
線２の信号の発振周波数を下げるのに寄与する。上述の
ように、ＡＮＤゲートＰＵ２、ＰＤ２と共に単安定回路
Ｍ２は、インバーターＩ１により配線２４の信号を反転
して得られた配線２５上の論理レベル「１」の持続時間
を評価することにより同じ修正を行う。配線２の信号の
発振周波数を増加させるパルスは、ＰＵ２により配線３
０に与えられＯＲゲートＰＵ３を通って配線４に送られ
る。一方、発振周波数を減少させるパルスはＰＤ２によ
り配線３１に与えられ、ＯＲゲートＰＤ３を通って配線
５に送られる。論理レベル「１」の持続時間に含まれる
情報と論理レベル「０」の持続時間に含まれる情報の両
方を利用している重複構造を用いることにより、ＰＬＬ
をより速くロック状態に収束できる。
が配線２６上のパルスの持続時間より短ければ、配線２
上の信号の発振周波数は高すぎる。配線２４の信号を反
転した信号及び配線２６の信号を入力するＡＮＤゲート
ＰＤ１は、それらの持続時間の差を検出して、その差自
体に等しい持続時間のパルスを配線２９に与える。この
パルスがＯＲゲートＰＤ３を通って配線５に送られ、配
線２の信号の発振周波数を下げるのに寄与する。上述の
ように、ＡＮＤゲートＰＵ２、ＰＤ２と共に単安定回路
Ｍ２は、インバーターＩ１により配線２４の信号を反転
して得られた配線２５上の論理レベル「１」の持続時間
を評価することにより同じ修正を行う。配線２の信号の
発振周波数を増加させるパルスは、ＰＵ２により配線３
０に与えられＯＲゲートＰＵ３を通って配線４に送られ
る。一方、発振周波数を減少させるパルスはＰＤ２によ
り配線３１に与えられ、ＯＲゲートＰＤ３を通って配線
５に送られる。論理レベル「１」の持続時間に含まれる
情報と論理レベル「０」の持続時間に含まれる情報の両
方を利用している重複構造を用いることにより、ＰＬＬ
をより速くロック状態に収束できる。
【００１１】図３は、周波数検出器ＤＦＲの動作に関す
るタイミング図である。図において、夫々の波形は、前
述の図中の関連する配線を識別するのに用いられるのと
同一の参照符号により示される。示された例は、ＶＣＯ
の出力での発振周波数が動作周波数より低い場合を示し
ている。もし周波数の差が図に示されたものより低けれ
ば、配線４に存在する修正パルスは同じ持続時間を維持
するが繰り返し数は低くなる。
るタイミング図である。図において、夫々の波形は、前
述の図中の関連する配線を識別するのに用いられるのと
同一の参照符号により示される。示された例は、ＶＣＯ
の出力での発振周波数が動作周波数より低い場合を示し
ている。もし周波数の差が図に示されたものより低けれ
ば、配線４に存在する修正パルスは同じ持続時間を維持
するが繰り返し数は低くなる。
【００１２】図４は、閾値比較器ＣＳのブロック図を示
す。ＶＣＯの出力での発振周波数が位相ロックを行う主
ループの範囲に入ると、ＣＳは周波数検出器ＤＦＲ（図
１）による修正を不可能にする。反対に、周波数の差が
所定の値を越えると直ぐに、閾値比較器は副ループの動
作を再び可能にする。検出器の主要な要素は、ブロック
Ｍ３である。ブロックＭ３は、配線４０に到来するパル
スが存在すると、配線３の到来クロック信号のＮ個分の
サイクル、例えば２５６サイクルに等しい持続時間を有
するパルスを配線４１に与える。配線４１上の信号が、
ゲートＰＵ４とＰＤ４を開けたり閉めたりし、それによ
り副ループ動作を可能にしたり不可能にしたりする。配
線４１の信号がアクティブな間にもし到来パルスが配線
４０に到達したら、到達した最後のパルスからＮサイク
ル分の間、パルスをアクティブに保つため、配線４１の
パルスの持続時間が増大される。配線４又は配線５上の
パルスは、ブロックＭ３の動作をイネーブルするＯＲゲ
ートＰ４を通過する。このブロックＭ３は、２つのゲー
トＰＵ４及びＰＤ４を開くことを可能にする。配線４１
の信号によりイネーブルされている間に配線４又は配線
５上の後続のパルスが到達するならば、これらのパルス
は夫々ゲートＰＵ４又はＰＤ４を通って配線６又は７に
伝送され、イネーブルされてない間に到達したならば、
パルスは阻止される。
す。ＶＣＯの出力での発振周波数が位相ロックを行う主
ループの範囲に入ると、ＣＳは周波数検出器ＤＦＲ（図
１）による修正を不可能にする。反対に、周波数の差が
所定の値を越えると直ぐに、閾値比較器は副ループの動
作を再び可能にする。検出器の主要な要素は、ブロック
Ｍ３である。ブロックＭ３は、配線４０に到来するパル
スが存在すると、配線３の到来クロック信号のＮ個分の
サイクル、例えば２５６サイクルに等しい持続時間を有
するパルスを配線４１に与える。配線４１上の信号が、
ゲートＰＵ４とＰＤ４を開けたり閉めたりし、それによ
り副ループ動作を可能にしたり不可能にしたりする。配
線４１の信号がアクティブな間にもし到来パルスが配線
４０に到達したら、到達した最後のパルスからＮサイク
ル分の間、パルスをアクティブに保つため、配線４１の
パルスの持続時間が増大される。配線４又は配線５上の
パルスは、ブロックＭ３の動作をイネーブルするＯＲゲ
ートＰ４を通過する。このブロックＭ３は、２つのゲー
トＰＵ４及びＰＤ４を開くことを可能にする。配線４１
の信号によりイネーブルされている間に配線４又は配線
５上の後続のパルスが到達するならば、これらのパルス
は夫々ゲートＰＵ４又はＰＤ４を通って配線６又は７に
伝送され、イネーブルされてない間に到達したならば、
パルスは阻止される。
【００１３】これまで記載されてきたことは、非制限的
な例により単に与えられたものであることは明白であ
る。変更や修正が本発明の範囲を逸脱することなく可能
である。
な例により単に与えられたものであることは明白であ
る。変更や修正が本発明の範囲を逸脱することなく可能
である。
【図１】クロック信号抽出回路のブロック図である。
【図２】図１のブロックＤＦＲのブロック図である。
【図３】図２のブロックＤＦＲの動作に関するタイム図
である。
である。
【図４】図１のブロックＣＳのブロック図である。
ＤＦＳ 位相検出器 ＰＣ１，ＰＣ２ 駆動電流発生器 ＦＩ フィルター ＶＣＯ 電圧制御発振器 ＤＦＲ 周波数検出器 ＣＳ 閾値比較器 Ｄ１，Ｄ２ 分周器 Ｓ１ サンプリングブロック Ｍ１，Ｍ２，Ｍ３ 単安定回路 ＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＵ４，ＰＤ４ Ａ
ＮＤゲート ＰＵ３，ＰＤ３，Ｐ４ ＯＲゲート Ｉ１ インバーター
ＮＤゲート ＰＵ３，ＰＤ３，Ｐ４ ＯＲゲート Ｉ１ インバーター
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/14
Claims (2)
- 【請求項１】 （ア）位相検出器(DFS) 、駆動電流発生
器(PC1) 、フィルター(FI)、及び電圧制御発振器(VCO)
を含んだ主フェーズロックドループであって、位相検出
器がデータ信号(1) の位相とローカルで発生されたクロ
ック信号(2)の位相を比較してエラー信号を発生し、該
エラー信号は駆動電流発生器とフィルターを通り継続的
に電圧制御発振器の位相を制御することにより電圧制御
発振器を制御する、上記主ループ、（イ）動作周波数に
近い周波数で電圧制御発振器を発振させることにより、
主ループをロックさせる副ループを含む高速データスト
リームからのクロック信号抽出回路であって、副ループ
が周波数検出器(DFR) 、閾値比較器(CS)、及び電流を前
記フィルター(FI)に供給する駆動電流発生器(PC2) を含
み、周波数検出器(DFR) が、（ウ）ローカルで発生され
たクロック信号(2) を分周する第１の分周器(D1)、
（エ）第１分周器により与えられた信号(22)を参照信号
(3) と同期させるサンプリングブロック(S1)、（オ）サ
ンプリングブロックにより与えられる信号(23)を分周す
る第２の分周器(D2)、（カ）出力パルス(26)を発生する
第１の単安定回路(M1)であって、該パルスの持続時間
は、参照信号(3) に基づいて決められ、該パルスの開始
時間は、第２分周器(D2)により与えられる信号(24)のレ
ベル遷移により決められる、上記単安定回路(M1)、
（キ）出力パルス(27)を発生する第２の単安定回路(M2)
であって、該パルスの持続時間は、参照信号(3) に基づ
いて決められ、該パルスの開始時間は、第２分周器(D2)
により与えられる信号を反転して得られる信号(25)のレ
ベル遷移により決められる、上記単安定回路(M2)、
（ク）第２分周器(D2)により与えられる信号(24)、及び
第１単安定回路(M1)により与えられる信号(26)を反転し
た信号を入力する第１のＡＮＤゲート(PU1) 、（ケ）第
２分周器(D2)により与えられる信号(24)を反転した信
号、及び第１単安定回路(M1)により与えられる信号(26)
を入力する第２のＡＮＤゲート(PD1) 、（コ）第２分周
器(D2)により与えられる信号(24)を反転した信号(25)、
及び第２単安定回路(M2)により与えられる信号(27)を反
転した信号を入力する第３のＡＮＤゲート(PU2) 、
（サ）第２分周器(D2)により与えられる信号(24)、及び
第２単安定回路(M2)により与えられる信号(27)を入力す
る第４のＡＮＤゲート(PD2) 、（シ）第１ＡＮＤゲート
(PU1) により与えられる信号(28)、及び第３ＡＮＤゲー
ト(PU2) により与えられる信号(30)を入力し、もしクロ
ック信号(2) の周波数が参照信号(3) の周波数よりも小
さいならば、その周波数誤差に比例した周波数及び持続
時間を有するパルス(4) を出力する第１のＯＲゲート(P
U3) 、及び（ス）第２ＡＮＤゲート(PD1) により与えら
れる信号(29)、及び第４ＡＮＤゲート(PD2) により与え
られる信号(31)を入力し、もしクロック信号(2) の周波
数が参照信号(3) の周波数よりも大きいならば、その周
波数誤差に比例した周波数及び持続時間を有するパルス
(5) を出力する第２のＯＲゲート(PD3)を含むことを特
徴とする上記高速データストリームからのクロック信号
抽出回路。 - 【請求項２】 前記閾値比較器(CS)が、（セ）前記第１
及び第２のＯＲゲート(PU3,PD3) により与えられるパル
ス(4,5)を入力する第３のＯＲゲート(P4)、（ソ）第３
のＯＲゲート(P4)により与えられたパルスを入力(40)で
受け取る度に、参照信号(3) の数サイクルに等しい持続
時間を有するパルス(41)を発生するブロック(M3)、及び
（タ）ブロック(M3)により与えられるパルス(41)でイネ
ーブルされたとき、前記第１及び第２のＯＲゲート(PU
3,PD3) により与えられたパルス(4,5) をそれらの夫々
の出力(6,7) に送り前記駆動電流発生器(PC2) に供給す
る、第５及び第６のＡＮＤゲート(PU4,PD4)を含むこと
を特徴とする請求項１に記載の高速データストリームか
らのクロック信号抽出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95TO000190A IT1279165B1 (it) | 1995-03-14 | 1995-03-14 | Circuito per l'estrazione del segnale di orologio da un flusso dati ad alta velocita'. |
| IT95A000190 | 1995-08-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08279747A JPH08279747A (ja) | 1996-10-22 |
| JP2847493B2 true JP2847493B2 (ja) | 1999-01-20 |
Family
ID=11413351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8448196A Expired - Fee Related JP2847493B2 (ja) | 1995-03-14 | 1996-03-14 | 高速データストリームからのクロック信号抽出回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5686849A (ja) |
| EP (1) | EP0732830A3 (ja) |
| JP (1) | JP2847493B2 (ja) |
| CA (1) | CA2171690C (ja) |
| DE (1) | DE732830T1 (ja) |
| IT (1) | IT1279165B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020765A (en) * | 1997-05-30 | 2000-02-01 | Sun Microsystems, Inc. | Frequency difference detector for use with an NRZ signal |
| JP3407197B2 (ja) | 1999-11-26 | 2003-05-19 | 松下電器産業株式会社 | ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路 |
| GB2360152A (en) * | 2000-03-10 | 2001-09-12 | Rover Group | Control circuit arrangements |
| KR100680476B1 (ko) * | 2000-06-30 | 2007-02-08 | 매그나칩 반도체 유한회사 | 차동 주파수 전류 변환기를 구비한 위상고정루프 |
| US6987824B1 (en) * | 2000-09-21 | 2006-01-17 | International Business Machines Corporation | Method and system for clock/data recovery for self-clocked high speed interconnects |
| JP2005532016A (ja) | 2002-06-28 | 2005-10-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 自動周波数同調位相ロックループ |
| GB2426879C (en) * | 2003-12-12 | 2008-01-21 | Qualcomm Inc | A phase locked loop that sets gain automatically |
| JP3968525B2 (ja) * | 2004-03-04 | 2007-08-29 | ソニー株式会社 | 位相同期回路および情報再生装置 |
| US8208596B2 (en) * | 2007-01-17 | 2012-06-26 | Sony Corporation | System and method for implementing a dual-mode PLL to support a data transmission procedure |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4069462A (en) * | 1976-12-13 | 1978-01-17 | Data General Corporation | Phase-locked loops |
| US4272729A (en) * | 1979-05-10 | 1981-06-09 | Harris Corporation | Automatic pretuning of a voltage controlled oscillator in a frequency synthesizer using successive approximation |
| US4365211A (en) * | 1980-10-31 | 1982-12-21 | Westinghouse Electric Corp. | Phase-locked loop with initialization loop |
| US4787097A (en) * | 1987-02-11 | 1988-11-22 | International Business Machines Corporation | NRZ phase-locked loop circuit with associated monitor and recovery circuitry |
| US5157355A (en) * | 1988-09-13 | 1992-10-20 | Canon Kabushiki Kaisha | Phase-locked loop device having stability over wide frequency range |
| US5015970A (en) * | 1990-02-15 | 1991-05-14 | Advanced Micro Devices, Inc. | Clock recovery phase lock loop having digitally range limited operating window |
| KR950008461B1 (ko) * | 1992-03-18 | 1995-07-31 | 재단법인 한국전자통신연구소 | Nrz 데이터 비트 동기 장치 |
| KR970003097B1 (ko) * | 1994-12-02 | 1997-03-14 | 양승택 | 다단 제어구조를 갖는 고속 비트동기 장치 |
-
1995
- 1995-03-14 IT IT95TO000190A patent/IT1279165B1/it active IP Right Grant
-
1996
- 1996-02-22 US US08/605,393 patent/US5686849A/en not_active Expired - Fee Related
- 1996-03-12 EP EP96103852A patent/EP0732830A3/en not_active Withdrawn
- 1996-03-12 DE DE0732830T patent/DE732830T1/de active Pending
- 1996-03-13 CA CA002171690A patent/CA2171690C/en not_active Expired - Fee Related
- 1996-03-14 JP JP8448196A patent/JP2847493B2/ja not_active Expired - Fee Related
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| JPH08279747A (ja) | 1996-10-22 |
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| CA2171690C (en) | 2000-07-18 |
| CA2171690A1 (en) | 1996-09-15 |
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| ITTO950190A0 (it) | 1995-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |