JP2665728B2 - Ｃｍｏｓ技術高速デジタル信号トランシーバ - Google Patents

Ｃｍｏｓ技術高速デジタル信号トランシーバ

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JP2665728B2
JP2665728B2 JP33423094A JP33423094A JP2665728B2 JP 2665728 B2 JP2665728 B2 JP 2665728B2 JP 33423094 A JP33423094 A JP 33423094A JP 33423094 A JP33423094 A JP 33423094A JP 2665728 B2 JP2665728 B2 JP 2665728B2
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ダニーロ・ガルガーニ
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    • H04L27/22—Demodulator circuits; Receiver circuits
    • H04L27/227—Demodulator circuits; Receiver circuits using coherent demodulation
    • H04L27/2271—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals
    • H04L27/2272—Demodulator circuits; Receiver circuits using coherent demodulation wherein the carrier recovery circuit uses only the demodulated signals using phase locked loops

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル信号がある距離
はなれた場所に置かれた装置間で交換されなければなら
ない電子システムのための装置に関し、特にシングルチ
ップ上に集積回路として実現され得る、CMOS 技術を用
いた高速デジタル信号トランシーバに関する。
【０００２】
【従来の技術】パラレル形式のデジタル信号がある距離
を伝送されなければならない場合、パラレル信号のビッ
トと同数の例えば８本の線の代りに、１本の伝送線を利
用できるようにそれらの信号をシリアル形式に変換する
のが好ましいというのはよく知られている。伝送される
信号は、更に伝送線により集められ得るいかなる干渉に
対する感度をも最小にし、受信装置が受信データの正常
性をチェックできるように適当に符号化されなければな
らない。通常、受信時、その信号は利用できるように元
の形式に再変換されなければならない。パラレルモー
ド、一般的には NRZ(Non Return to Zero)フォーマット
に符合化された伝送デジタル信号は、各４ビットブロッ
クに一致する５ビットブロックを作ることにより伝送さ
れる信号の遷移状態数を拡大する４B ／5B型の第１の符
合化がなされなければならない。特に、この符合化は伝
送された各４ビットに対して少なくとも１つの論理レベ
ル遷移が発生するのを保証し、同じ論理状態が長く続き
受信装置の同期を損なうという危険を避ける。更に、５
ビット符合を用いないその１６の内の１つの可能な受信
は、受信信号内のエラーの検出に使用できる。
【０００３】４B ／５B 符合化の後、そのパラレル信号
はシリアルモードにそして国際的に採用されているNRZI
(Non Return to Zero Inverted) フォーマットに変換さ
れなければならない。NRZ 信号のレベルが１のままのと
きは、NRZ ／NRZIフォーマット変換器はクロック信号レ
ートでデジタル信号を２つの論理状態間で変化させる
が、NRZ 信号の論理状態が０のときは、最後に行われた
遷移に依存して、０又は１のままにしておく。受信時に
は、受信データを正しく読み取り、その検出の為クロッ
ク信号をそれらから引き出し、そしてこのように逆変換
と復号操作が行われ、起こりうるいかなるエラーの存在
もチェックすることが必要である。クロック信号の抽出
は通常 PLL( フェーズロックドループ）回路を用いて行
われ、この回路は基準信号として受信機に到達する信号
と同じ数字で表わされた信号を使用し、２倍のビットレ
ートの周波数で出力側にクロック信号を供給する。レベ
ル間の遷移が頻繁な場合、到達する信号は良い基準信号
を構成し、その結果その周波数スペクトルはビット繰り
返し周波数の正確な成分を有する。この成分は通常LC又
はS ＡＷ（表面音波）型のパスバンドフィルターにより
抽出される。これらのフィルターはどちらかといえばむ
しろバルクであり、同一チップ上の回路には集積され得
ず、周波数が変えられないので装置の柔軟性を損なう。
【０００４】１つが受信時のクロック信号抽出用で、も
う１つが送信時にデジタル信号をシリアル化する為のシ
ステムクロック信号の乗法用である、少なくとも２つの
PLL回路を同一チップに集積する必要による電磁気的両
立性の問題からもう１つの困難が生じる。通常、同一チ
ップ上には１つ以上のトランシーバと幾つかのPLL 回路
があり、各回路はそれ自身のVCO （電圧制御発振器）を
有し、ほかのものと同時に高周波で動作し、このように
電磁気的放射源となる。従って、設計段階で妨害と干渉
を最小にするためにそのチップ上の回路の配置に関係す
る明確なトポロジー戦略を採用する必要がある。結局、
本装置は現在約２００ Mbit ／s というどちらかという
とむしろ高いビットレートで動作でき、同時にパワー消
費の減少をなし得ている。前述の機能を行い得るホット
ロッド(HOT-ROD) といわれるトランシーバはGaAs技術で
ガゼル(Gazelle) により実現されていて、この技術は高
いビットレートを達成するが非常に高価で非効率的であ
る。即ち実際に動作中の装置と製作されたものの間の比
はほんの約２０％であるが、シリコン上に実現された装
置では８０％に達する。
【０００５】このタイプのトランシーバはまた、GEC プ
レジー(Plessey) によるSP９９７０やSP９９３０と称さ
れている回路のようなバイポーラ技術集積回路を用いて
実現され得る。前者の集積回路はシリアル- パラレル変
換器、パラレル- シリアル変換器、及びシステム周波数
に１０を掛けることを実行するPLL を含むが、後者のも
のはクロック信号の抽出用PLL とNRZ ／NRZI変換器を含
む。更に、４B ／５B符号／復号化およびエラー検出用
のその他の回路が要求される。これらの回路では達成さ
れるビットレートは非常に良いが、典型的なバイポーラ
技術ではパワー消費はむしろ高い。両方の試験された解
決策は、例えば論文”シリアルデータ通信用のBiCMOS
送受信PLL 対 (A BiCMOS Receive/Transmit PLL Pair f
or Serial Data Communication) ”、ベリートンプソン
(Barry L. Thompson) ら、IEEE 1992 カスタム集積回路
コンファレンス(Custom Integrated Circuits Conferen
ce) 又は論文”自動修正クロック回復回路 (A Self Cor
recting Clock Recovery Circuit) ”、チャールズホッ
ジ(Charles R. Hogge)、光波技術ジャーナル(Journal o
f LightwaveTechnology) 、第６巻、１９８５年１２月
に記載されているように主ループ（マスター）と従ルー
プ（スレーブ）を含む適当なPLL 回路により代用される
外部フィルターを使用することなく、クロック信号の抽
出を行なう。主ループは基準周波数から開始するシステ
ムの基本周波数を回復するが、従ループは受信信号の関
数として小さな位相補正を生じさせる。
【０００６】
【発明が解決しようとする課題】しかしながら、このタ
イプのPLL 回路には、２つのVCO が互いに妨害しスプリ
アスロックを引き起こすといういくつかの問題がある。
これらの欠点は本発明の目的であるCMOS技術高速デジタ
ル信号トランシーバにより取り除かれ、このトランシー
バは１つのCMOS技術集積回路上に実現され、低いパワー
消費と早い動作速度を有し、全入出力が小さい電圧変動
を有し、クロック信号抽出回路はスプリアスロックせず
に受信したデータを自動調整できる。
【０００７】
【課題を解決するための手段】特に本発明の目的は、入
力パラレルフローがより多数の遷移状態を有する符号に
符号化され、シリアル形式に変換され、伝送符号に符号
化される送信機と入力シリアルフローが伝送符号から復
号化され、パラレル形式に変換され、元のパラレルフロ
ーを再び得るため復号化される受信機を含み、伝送符号
からの前記復号化操作及びパラレル形式への変換の為の
クロック信号の発生がブロックにより行われる、CMOS技
術高速デジタル信号トランシーバであって、２つのフィ
ードバックループにより電圧制御されたローカル発振器
を含み、その第１のループが - 水晶発振器、 - 前記ローカル発振器により供給された信号を分周する
バイナリ分周器、 - バイナリ分周器及び水晶発振器により供給される信号
に作用し、入力信号の周波数が異なれば、適当な論理状
態の信号を出力に供給し、入力信号が等しい周波数を有
するが互いの位相がずれていれば、適当な瞬間に修正パ
ルスを供給する、位相- 周波数検出器、 - 前記位相- 周波数検出器により供給された信号を受け
取り、前記ローカル発振器を制御する第１のローパスフ
ィルターを含み、前記第２のフィードバックループが - ローカル発振器により供給される信号及び入力シリア
ルフローに作用する位相検出器であって、第３のパルス
基準信号と時間変化に能動的でその入力における信号間
の位相エラーの関数としての第４のパルス信号を出力に
供給する該位相検出器、 - 前記位相検出器により供給された信号を受け取り、前
記ローカル発振器を制御する第２のローパスフィルター
を含むことを特徴とする該CMOS技術高速デジタル信号ト
ランシーバを提供することである。
【０００８】
【実施例】本発明のこれらの及びその他の特徴は、非制
限的な例として与えられ、その好ましい具体例について
の以下の記述、及び添付の図面によりより明確になるで
あろう。図１に示されているデジタル信号トランシーバ
は、電気的には分離されている４ビット受信機RX4 及び
送信機TX4 だけでなく、８ビット受信機RX8 及び送信機
TX8 を１つのチップ上に含む。両方の送信機が入力１、
２に加えられるパラレルデータを出力３、４に供給され
るシリアルデータに変換する。受信機はその逆の動作、
即ち入力５、６でシリアルデータを受け、出力７、８に
パラレルデータを供給する。 本トランシーバはこのよ
うに１地点から１地点への相互接続を行うのに適し、４
及び／又は８ビットのパラレル接続から来る情報を１つ
の線上に移す。伝送時には、光ファイバー伝送にもまた
有効な、国際規格FFDI(ANSI)の規格を満たすために、２
つの連続した符号化、即ち４B ／５B 型の符合化とNRZ
からNRZIへの符合化が行われる。本送信機は利用可能な
２つの制御線、即ちリセット線９、１１と現在のATM
（非同期トランスファーモード）システムと両立する伝
送プロトコルを決めるのに役立つ同期語を発生させる線
１０、１２を有する。受信機は利用可能な１つのリセッ
ト線１３、１４を有する。
【０００９】図２は４ビット送信機TX4 のブロック図を
示す。８ビット送信機のブロック図もまったく同様なの
で、詳細は描いてないが、主な相違は指摘される。接続
線１に入る４ビット語はレジスターREG1に運ばれ、この
レジスターはそれらを線２０上に存在するシステムクロ
ック信号に同期して４B ／５B 符号化を行う符号化回路
COD1に移す。クロック信号周波数はPT1 と記されたPLL
（フェーズロックドループ）回路により５倍される（８
ビット送信機では代りに１０倍される）。このように線
２１上に高速クロック信号が得られ。これは低速クロッ
ク信号と共にパラレル- シリアル変換器PIS01 に運ばれ
る、この変換器は出力線２２にNRZ 型のデータフローを
供給する。NRZ からNRZIへの連続した変換はブロックZZ
I1で行われ、このブロックは出力として線３上に適当な
電気的伝送手段により遠隔受信機に送られ得る信号を供
給する。送信機の全ブロックは示されてないが適当な線
により送られる１つのコマンドでリセットされ得る。
【００１０】ブロック図が図３に描かている４ビット受
信機RX4 では、送信機で行われる操作の逆が行われる。
加えて、受信機は入力データのフローからの高速クロッ
ク信号を回復する。入力信号内の１つ以上の高調波の存
在及びよって基準信号と誤認され得る高調波の可能性故
に、これは高速データ受信システムでの最もクリチカル
な操作である。本受信機に採用されているクロック信号
の発生回路は、基準周波数に調整されたバンドパスフィ
ルターの使用を避け得る革新的な特徴を備えたPLL 回路
を用いる。シリアルフローは伝送線から受信機の入力６
に到達し、ZIZ1ブロックでNRZIからNRZ への復号化がな
される。同時に、それはまたクロック信号発生ブロック
PR1 に送られ、線３０上の出力で高速クロック信号を利
用可能にする。この信号はブロックZIZ1により供給され
るNRZ フローと共に、出力にパラレル５ビットフローを
供給するシリアル- パラレル変換器SIP01 に送られる。
線２０上に存在するシステムクロック信号により制御さ
れる、連続した５B ／４B 復号化回路DC01は５ビットか
ら４ビットへ第２の変換を行う。このように、送信機に
元々入ったパラレル信号が再び得られ、これもまた線２
０上のシステムクロック信号により制御された出力レジ
スターREG2に送られ、接続線８上の出力で利用できるよ
うになる。
【００１１】クロック信号発生ブロックPR1 は図４に描
かれている。それはPLL （フェーズロックドループ）回
路に基づいていて、これは良く知られているようにロー
カル発振器により発生された信号と基準信号の位相と周
波数が同期するものである。このことは、基準信号と適
当に分離されたローカル発振器信号を比較すること、及
びフィードバックによりローカル発振器を制御するため
に交流成分から奪い得られたエラー信号を利用すること
により達成される。ブロックPR1 はVCO と記された１つ
の電圧制御されたローカル発振器と２つのフィードバッ
クループにより構成された特別なPLL 回路を用いてい
る。主ループは、広いダイナミックスのエラー電圧を発
生し、線C ０を通じVCO に送り、より重要な位相及び周
波数の修正を決める。従ループはより狭いダイナミック
スの第２エラー電圧を発生し、これは線FI上をVCO の第
２入力に送られ、その正確な位相修正が決められる。回
復用のクロック信号周波数の１０分の１に等しい周波数
で、主ループ用基準信号がXOと記された水晶制御発振器
により発生される。この信号は、VCO により発生され、
バイナリ分周器DVにより適当に１０で分周された信号
と、位相- 周波数検出器FFにおいて比較される。位相-
周波数検出器の使用はそのような検出器が所望の周波数
の高調波である周波数でのロック条件を許さないという
事実に基づいている。
【００１２】もし２つの信号の周波数が異なれば、入力
信号の前部には応答してそれらのデューティサイクルに
は応答しない検出器FFの出力U2及びD2が、適当な論理状
態のままでとどまる。カスケード状に置かれたローパス
フィルターPB2 は、結果として、DVを出る信号の周波数
を、XOを出る基準信号と同じ周波数にする連続した修正
電圧を放つ。このようにして達成された同一周波数で、
FFの出力U2とD2は通常の位相検出器の出力として振る舞
い、適当な瞬間に修正パルスを供給する。ローパスフィ
ルターPB2 は、検出器の出力に存在するパルスの平均値
の大きさのdc電圧をその出力C0に供給する役割を有す
る。それは、その中に集積化形式のRCネットワーク抵抗
を含むという特色を有した第１オーダーのローパスフィ
ルターである。そのような方法で、外部へ向けた１つの
接続線がコンデンサーに接続されることが要求されてい
る。この抵抗は高い安定性を備えていなければならない
ので、それを実現するトランジスターの配置に特別な注
意を払い、異なる動作ポイントでそれらの抵抗の振る舞
いが線形になるようにしなければならない。
【００１３】従ループは位相検出器DFを含み、これはVC
O により供給される信号と線６から入ってくるデータの
シリアルフローを比較し、その出力U1とD1にエラーパル
スを供給する。これらのパルスはフィルターPB2 と同様
な方法で実現されるローパスフィルターPB1 に送られ、
その出力FIでブロックVCO 用の精密修正電圧を利用可能
にする。回復されたクロック信号はこのようにVCO から
の出力の線３０上で利用可能となる。 位相検出器DFの
電気配線図を図５において詳細に示す。それは線３０上
のVCO により供給された信号を線６上に到達するデータ
信号の中心に保つことができる修正電圧を発生する新規
な回路である。データ信号はFFD1と記されたD 型フリッ
プフロップの入力D に与えられ、このフリップフロップ
は入力CLK にクロック信号を受けながら、再同期化し、
線５１上の出力で利用可能にする。FFD2と記された第２
のD 型フリップフロップはシステムクロック信号に完全
に同期し、基準信号としてインバーターINV により変換
されたクロック信号を有するデータを受信し、それを線
５２上の出力に半サイクル遅延して移す。
【００１４】入力でFFD2の入出力信号を受けるエクスク
ルーシブOR回路XOR2の出力D1において、入力データのそ
れぞれの遷移の間、クロック周期の半分に等しい一定持
続時間のパルスが存在する。そのようなパルスは基準と
して働く。即ち、もし検出器に入ってくるデータがすで
にクロック信号に完全に調整されていれば、その入力で
FFD1の入出力信号を受けるエクスクルーシブOR回路XOR1
の出力U1において、D １上と同じ形式を有するが半周期
進んでいる信号が存在する。代りに、もし入力データが
完全には調整してなく例えば位相が進んでいると、出力
U1での信号は変わらないが、D １出力での信号はより長
い時間アクティブのままである。このような信号は平均
値が位相差に比例して変わる電圧をローパスフィルター
PB1 がその出力に供給するようにし、従って、VCO （図
４）によって発生されたクロック信号周波数を下げる。
同様に、入力データが遅れると、出力U1での信号は同じ
ままであるが、出力D1での信号はより短い時間の間アク
ティブなままでクロック信号周波数を上げる。
【００１５】図６は位相検出器DFの主な波形が表わされ
たタイミング図である。各波形は、それが存在する線に
割り当てられた番号により記されている。波形6a, 6b,
6c及びU1a, U1b, U1c は線６及びU1に存在する信号と共
に、データを進めるおよび遅らせるという、クロック信
号に調整されたデータのそれぞれの条件で、動作しなけ
ればならない。図７はクロック信号発生ブロック、特に
フィルターPB1 において使用される２つのローパスフィ
ルターのうちの１つの回路図を表わす。検出器に存在す
るパルス信号は、互いに接続されたドレインとグランド
及び電源VDD に接続されたソースを有する２つのMOS ト
ランジスターMNI とMPI のゲートにそれぞれ接続された
２つの入力D1とU1に与えられる。これら２つのN とP チ
ャンネルトランジスタは１対のMOS トランジスタ、即ち
１次オーダーローパスフィルターのRCネットワークの抵
抗R を実現するN チャンネルトランジスタMNRES とP チ
ャンネルトランジスタMPRES への電流源として動作す
る。回路の特別なタイプでは、MOS トランジスタの非線
形性の補償、および電流の方向とは独立な振る舞が得ら
れる。
【００１６】トランジスタMNRES とMPRES は、互いに接
続され且つMNI とMPI の対のドレインに接続されたソー
スと、グランドとVDD に接続されたゲートを有する。そ
のドレインはVCO （図４）の制御入力とフィルターの遮
断周波数を決めるコンデンサC に外部で接続された本集
積回路の出力端子PAD につながる線FIに接続される。線
U1上に論理レベル０が存在すると、トランジスタMPI は
導通され、トランジスタMNRES とMPRES に電流を供給
し、これらのトランジスタが外部コンデンサCを充電す
る。線D1に加わる同様な論理レベルがトランジスタMNI
をオフにし、従ってMNRES とMPRES の対の駆動を妨げ
る。一方、線D1に論理レベル１が存在すると、トランジ
スタMNI を導通し、その結果トランジスタMNRES 、MPRE
S の対が外部コンデンサC をグランドに放電する。端子
PAD に接続された線FIには、このように検出器により供
給されたパルス信号の平均値をとり、制御された発振器
VCO （図４）を駆動するのに適した電圧が存在する。上
述されたことは非制限的な例として単独に提供されたも
のであるのは明らかである。変形と改良が請求項の防衛
範囲を超えることなく可能である。
【図面の簡単な説明】
【図１】デジタル信号トランシーバのブロック図であ
る。
【図２】図１でTX4 と記されたトランシーバのブロック
図である。
【図３】図１でRX4 と記された受信機のブロック図であ
る。
【図４】図３でPR1 と記されたクロック信号発生ブロッ
クのブロック図である。
【図５】図４でDFと記された位相検出器の電気図であ
る。
【図６】図５の位相検出器DFの主な波形が表わされてい
るタイミング図である。
【図７】図４でPB1 と記されたローパスフィルターの回
路図である。
【符号の説明】
TX8, TX4 送信機 RX8, RX4 受信機 REG1, REG2 レジスター COD1 ４B ／５B 符号化回路 PISO1 パラレル- シリアル変換器 ZZI1 NRZ-NRZI変換ブロック PT1 PLL 回路 ZIZ1 NRZI-NRZ変換ブロック SIPO1 シリアル- パラレル変換器 DC01 ５B ／４B 復号化回路 PR1 クロック信号発生ブロック VCO ローカル発振器 DF 位相検出器 DV バイナリ分周器 XO 水晶発振器 FF 位相- 周波数検出器 PB1, PB2 ローパスフィルター FFD1 , FFD2 D 型フリップフロップ XOR1, XOR2 エクスクルーシブOR回路 INV インバーター MPI, MNI MOS トランジスタ MNRES, MPRES MOS トランジスタ C コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレア・フイノテロ イタリー国 トリノ、セツテイモ・トリ ネーゼ、ヴイア・ゴベツテイ ３ (72)発明者 ダニーロ・ガルガーニ イタリー国 トリノ、ピアツツア・マツ テイロロ ８ (72)発明者 マルコ・ガンデイーニ イタリー国 トリノ、ク・ソ・スヴイツ ツエラ 60 (56)参考文献 特開 昭63−253741（ＪＰ，Ａ) 特開 平５−206844（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力パラレルフローがより多数の遷移状
    態を有する符号に符号化され(COD1)、シリアル形式に変
    換され(PIS01) 、伝送符号に符号化される(ZZI1)送信機
    (TX4, TX8)と入力シリアルフローが伝送符号から復号化
    され(ZIZ1)、パラレル形式に変換され(SIP01) 、元のパ
    ラレルフローを再び得るため復号化される(DC01)受信機
    (RX4, RX8)を含み、伝送符号からの前記復号化操作及び
    パラレル形式への変換の為のクロック信号の発生がブロ
    ック(PR1) により行われる、CMOS技術高速デジタル信号
    トランシーバであって、２つのフィードバックループに
    より電圧制御されたローカル発振器(VCO) を含み、その
    第１のループが、 - 水晶発振器(XO)、 - 前記ローカル発振器(VCO) により供給された信号を分
    周するバイナリ分周器(DV)、 - バイナリ分周器及び水晶発振器により供給される信号
    に作用し、入力信号の周波数が異なれば、適当な論理状
    態の信号を出力(D2, U2)に供給し、入力信号が等しい周
    波数を有するが互いの位相がずれていれば、適当な瞬間
    に修正パルスを供給する位相- 周波数検出器(FF)、 - 前記位相- 周波数検出器(FF)により供給された信号を
    受け取り、前記ローカル発振器(VCO) を制御する第１の
    ローパスフィルター(PB2)を含み、前記第２の反応ルー
    プが - ローカル発振器(VCO) により供給される信号及び入力
    シリアルフロー(6) に作用する位相検出器(DF)であっ
    て、第３のパルス基準信号(U1)及び時間変化に能動的で
    その入力における信号間の位相エラーの関数としての第
    ４のパルス信号(D1)を出力に供給する該位相検出器、 - 前記位相検出器(DF)により供給された信号を受け取
    り、前記ローカル発振器(VCO) を制御する第２のローパ
    スフィルター(PB1)を含むことを特徴とする該CMOS技術
    高速デジタル信号トランシーバ。
  2. 【請求項２】 前記位相検出器(DF)が - データ入力(D) に入力シリアルフロー(6) が与えら
    れ、クロック入力(CLK) にローカル発振器(VCO) により
    供給される信号が与えられる第１のD 型フリップフロッ
    プ(FFD1)、 - データ入力(D) に前記第１フリップフロップからの出
    力信号が与えられ、クロック入力（CLK)にローカル発振
    器(VCO) により供給されインバータ(INV) により反転さ
    れた信号が与えられる第２のD 型フリップフロップ(FFD
    2)、 - それぞれが、前記フリップフロップの１つのデータ入
    力と出力に接続された入力、及び位相検出器の出力に接
    続された出力(U1, D1)を有する２つのエクスクルーシブ
    ORゲート(XOR1, XOR2)を含むことを特徴とする請求項１
    に記載のデジタル信号トランシーバ。
  3. 【請求項３】 前記ローパスフィルター(PB1, PB2)が - ゲートが入力(D1, U1)に接続され、ドレインが互いに
    接続され、ソースがグランドと電源(VDD) に接続された
    コンプリメンタリMOS トランジスタ(MNI, MPI)の第１の
    一対、 - ゲートがグランドと電源(VDD) に接続され、ソースが
    互いに接続され且つ前記第１の対のドレインに接続さ
    れ、ドレインが互いに接続され且つ遮断周波数を決める
    外部コンデンサ(C) にも接続された出力(FI)に接続され
    たコンプリメンタリMOS トランジスタ(MPRES, MNRES)の
    第２の一対を含むことを特徴とする請求項１に記載のデ
    ジタル信号トランシーバ。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801867A (en) * 1996-03-20 1998-09-01 Ericsson Raynet DC-coupled receiver for shared optical system
US5953386A (en) * 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
US5946355A (en) * 1997-03-21 1999-08-31 Tektronix, Inc. Serial-digital receiver
JP3147038B2 (ja) * 1997-05-12 2001-03-19 日本電気株式会社 ビットレート選択型タイミング抽出器、ビットレート選択型識別再生器およびビットレート選択型光再生中継器
US6704382B1 (en) * 1997-07-11 2004-03-09 Tellabs Operations, Inc. Self-sweeping autolock PLL
US5950115A (en) * 1997-08-29 1999-09-07 Adaptec, Inc. GHz transceiver phase lock loop having autofrequency lock correction
JP3094971B2 (ja) 1997-10-08 2000-10-03 日本電気株式会社 位相比較回路並びにこれを用いた位相同期ループ回路及びシリアル―パラレル変換回路
WO1999025076A1 (en) * 1997-11-06 1999-05-20 Koninklijke Philips Electronics N.V. A transceiver and a telecommunication system having a transceiver
US6177835B1 (en) 1998-07-31 2001-01-23 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method and apparatus for high data rate demodulation
JP2002526962A (ja) 1998-09-30 2002-08-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ データ信号を処理する回路
KR100296385B1 (ko) * 1999-01-18 2001-07-12 윤종용 전송 속도 인식방법 및 그 장치
US6313712B1 (en) 2000-06-13 2001-11-06 International Business Machines Corporation Low power crystal oscillator having improved long term and short term stability
US6993107B2 (en) 2001-01-16 2006-01-31 International Business Machines Corporation Analog unidirectional serial link architecture
US6931075B2 (en) * 2001-04-05 2005-08-16 Microchip Technology Incorporated Event detection with a digital processor
AU2002345380A1 (en) * 2002-06-24 2004-01-06 Samsung Electronics Co., Ltd. Memory module having a path for transmitting high-speed data and a path for transmitting low-speed data and memory system having the memory module
KR100513192B1 (ko) * 2002-09-30 2005-09-08 유티스타콤코리아 유한회사 기지국 트랜시버의 송신 로컬 장치
WO2005071828A1 (en) 2004-01-22 2005-08-04 The Regents Of The University Of Michigan Demodulatr, chip and method for digitally demodulating an fsk signal
US7319731B2 (en) * 2004-02-05 2008-01-15 Broadcom Corporation High precision continuous time gmC BPF tuning
US7432770B2 (en) * 2005-08-10 2008-10-07 Seiko Epson Corporation Signal transmission device
KR100913400B1 (ko) * 2007-07-24 2009-08-21 고려대학교 산학협력단 직렬 송수신 장치 및 그 통신 방법
EP2294770B1 (en) * 2008-06-20 2013-08-07 Rambus, Inc. Frequency responsive bus coding
US8873693B2 (en) * 2011-09-21 2014-10-28 Fujitsu Limited Phase averaging-based clock and data recovery

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4298986A (en) * 1979-12-26 1981-11-03 General Electric Company Receiver for phase-shift modulated carrier signals
US5015970A (en) * 1990-02-15 1991-05-14 Advanced Micro Devices, Inc. Clock recovery phase lock loop having digitally range limited operating window
JPH05252046A (ja) * 1991-12-25 1993-09-28 Nec Corp ８−１４変調符号復調器
US5487093A (en) * 1994-05-26 1996-01-23 Texas Instruments Incorporated Autoranging digital analog phase locked loop

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