SU1188912A1 - Устройство поиска селективного вызова - Google Patents

Abstract

УСТРОЙСТВО ПОИСКА СЕЛЕКТИВНОГО ВЫЗОВА, содержащее последовательно соединенные переключатель, преобразователь, блок синхронизации, дешифратор, блок сравнени , интегратор , блок индикации, а также последовательно соединенные делитель частоты, элемент сброса, бистабильный элемент, первьй элемент И, первый элемент ИЛИ, выход которого соединен с первым входом делител  частоты, второй вход которого соединен с вторым выходом блока синхронизации , а второй выход делител  частоты соединен с входом управл ющего регистра, первый выход которого соединен с вторым входом дешифратора , а второй выход управл ющего регистра соединен с первым входом переключател , второй вход которого  вл етс  входом устройства, при этом второй выход преобразовател  соединен с вторым входом блока сравнени , а второй выход интегратора соединен с третьим входом делител  частоты, второй вход интег- ратора соединен с вторым выходом элемента сброса, второй вход первого элемента ИЛИ соединен с первым выходом интегратора, третий выход делител  частоты соединен с вторым входом первого элемента И, о т л ичающеес  тем, что, с целью сокращени  времени поиска канала в услови х частых вызовов в него введен буферный регистр сдвига, вход которого соединен с третьим выходом преобразовател , а выходы буферного регистра сдвига соединены с входами введенного элемента ИЛИ-НЕ и с входами введенного второго элемента И, выход которого соединен с первым входом введенного (Л второго элемента ИЛИ, второй вход которого соединен с выходом элемента ИЛИ-НЕ, а выход второго элемента ИЛИ соединен с первым входом блока переключени , второй вход торого соединен с третьим выходом блока синхронизации, четвертый выхбД которого соединен с первым входом эо эо введенного счетчика , выход которого соединен с третьим входом бло;о ка переключени , первый выход которого соединен с вторым входом бистабильного элемента, а второй выход блока переключени  соединен с первым входом введенного третьего элемента И, второй вход которого соединен с выходом блока сравнени , а выход третьего элемен та И соединен с вторым входом блока индикации, выход которого соединен с вторым входом счетчика.

Description

Изобретение относитс  к технике св зи, в частности к той ее области, котора  св зана с вопросами посылки, поиска и приема селективного вызова, Цель изобретени  - сокращение времени поиска канала в услови х частых вызовов. На чертеже изображена электрическа  структурна  схема устройства поиска селективного вызова. Устройство поиска селективного вызова содержит, переключатель 1,-преобразователь 2, блок 3 синхроиизаци15 , дешифратор-4, блок 5 сравнени , интегратор 6, блок 7 индикации, делитель 8 частоты, ь-лемент 9 сброса, бистабильный эл мент 10, пррвьш элемент И 11, первый элемент ЮШ 12, управл ющий регистр 13, буферный регистр 14 сдв,ига, элемент ИЛИ-НЕ 15-, второй элемент И 16, второй элемент ИЖ блок 18 переключени , счетчик 19, третий элемент И 20. Устройство поиска селективного вызова работает .следующим образом Выходы всех каналов многоканал ной системы св зи, в которой вызы ные сигналы представлены в виде кодовых последовательностей двух тональных частот, с помощью переключател  1 поочередно подключаютс  к входу преобразовател  2 сигнала, формирующегос  в соответ ВИИ с поступающей информацией опре деленные импульсные последовательности . Сформированные импульсные последовательности поступают на один из двух входов блока 5 сравнени  и на вход блока 3 синхронизации . Блок 3 синхронизации содержит собственно схему синхронизации и опорный генератор, вырабатывающи тактовые импульсы дл  дешифратора 4 и исходные данные дл  делител  8 частоты. Управление работой переключател 1 и смена кодовых последовательнос тей, записанных в дешифраторе 4 (каждому каналу соответствует сво  кодова  последовательность), обеспечиваетс  с помощью управл ющего регистра 13. Тактовые импульсы дл  управл ющего регистра 13 формируют с  с помощью делител  8 частоты. В устройстве примен етс  синхро ный способ поддержани  временных соотношений с передатчиком. При этом используетс  метод фазировани  по рабочим импульсам, заключающийс  в том, что блок 3 синхронизации вьще- л ет из всего потока информации моменты смены пол рности рабочих импульсов и формирует в указанные моменты, импульсы.синхронизации. Эти импульсы обеспечивают подстройку фазы тактовых импульсов регистра дешифратора 4. Поступа  на вход бистабильного элемента 10, импульсы синхронизации перевод т его в другое состо ние, а так как формирование импульсов синхронизации происходит только в моменты смены пол рности рабочих импульсов, то при наличии в анализируемом канале помех (шумовых или .осторонних) и отсутствии вызывных сигналов импульсы синхронизации с выхода блока 3 синхронизации, не поступают и бистабильный элемент 10 находитс , в одном и том же устойчивом состо нии, (исключение составл ют только помехи, структура которых конгруэнтна структуре вызывных сигналов , однако веро тность по влени  таких помех по сравнению с шумовым достаточно мала). Напр жение с выхода бистабильного элемента 10, состо ние которого в данном случае определ етс  отсутствием импульсов синхронизации, прикладываетс  к первому входу первого элемента И 11, на второй вход которого поступают импульсы с третьего выхода делител  8 частоты. Поступление их производитс  через промежутки времени t (n+l)t , где п - максимальное количество следующих подр д импульсов одной пол рности в вызывных командах устройства (например, п 5), tp - длительность одного импульса. При наличии напр жени  на обоих входах первого элемента И 11, последний срабатывает и через первый элемент ИЖ 12 сбрасывает делитель 8 частоты (а также интегратор 6 через элемент 9 сброса в исходное состо ние, при этом устройство подключаетс  к следующему каналу). Если за врем  t (п+ Dtp поступает хоть один импульс синхронизации , перевод щий бистабильный элемент 10 в другие состо ни , то первый элемент И 11 не срабатывав3

Н.Т и анализ данного канала продолжаетс . При этом блок 5 сравнени  производит сравнение принимаемой кодовой последовательности с кодовой последовательностью, поступающей с выхода дешифратоора 4. Сравнение кодовых последовательностей производитс  поимпульсно. Совпадение каждой -пары импульсов фиксируетс  в интеграторе 6, который обеспечивает сокращенное интегрирование , характеризуемое посто нной времени Од.

Если в результате интегрировани  адресного признака, присущего анализируемому каналу, в поступающих сигналах не обнаружено (т.е. с выхода блока 5 сравнени  импульсы совпадени  в интегратор 6 не поступают ), то со второго выхода интегратора 6 на третий вход делител  8 частоты поступает сигнал, устанавливающий делитель 8 частоты в нулегвое состо ние . Сброс интегратора 6 в этом случае обеспечиваетс  также с помощью элемента 9 сброса.

Если результаты предварительного интегрировани  положительны, то анализ данного канала продолжаетс . По истечении времени сокращенного основного интегрировани 

g сигнал с выхода- интегратора 6 поступает в блок 7 индикации, а через первый элемент ИЛИ 12 сбрасывает делитель 8 частоты в исходное состо ние.

Сброс интегратора 6 производитс  аналогично ранее рассмотренным случа м .

Если результаты предварительного интегрировани  положительны, а основное интегрирование вследствие каких-либо причин (обусловленных, например, воздействием помех) не произошло, то перевод устройства, к анализу следующего канала осуществл ют принудительно по истечении времени, обусловленного частотой тактовых импульсов, формируемых делителем 8 частоты. В исходном состо нии первые контакты блока 18 переключени  замкнуты и работа устройства аналогична работе прототипа. В услови х же

889124

частых вызовов информаци  из блока 7 индикации поступает на вход счетчика 19 более часто.

Сброс и опрос счетчика 19 производ т импульсы сброса, которые

формируют блок 3 синхронизации. В том случае, если за врем  между двум  импульсами сброса счетчик 19 успеет сосчитать импульсы, поступающие из блока 7 индикации, или их будет больше, на его выходе по витс  1, котора  переключает блок 18 переключений и устройство переводитс  в другой режим работы. ,

15 Дл  сокращени  времени анализа и повьшени  быстродействи  устройства в услови х частых вызовов по всем каналам импульсна  последователь- . ность принимаема  с выхода преобразовател  2, одновременно с подачей на блок 5 сравнени  подаетс  и на буферный регистр 14 сдвига. Числова  прследовательность максимальной длины в виде О и l с буферного регистра 14 поступает на входы элемента ИЖ-НЕ 15 и второго элемента И 16.

Элемент ИЛИ-НЕ 15 обеспечивает обнаружение серии из ( J1 -1) нулей. При по влении такой серии на выходе элемента ИЛИ-НЕ 15 формируетс  логический символ 1, который поступает на один из входов второго элемента ИЛИ 17. Второй элемент И 16 обеспечивает обнаружение серии из (h-l)

единиц. При по влении такой серии на выходе второго элемента И 16 формируетс  логический символ 1, который поступает на другой вход второго элемента ИЛИ 17, Через другие замкнутые контакты блока 18 переключени  уровень логической 1 поступает на вход третьего элемента И 20, на другой вход которого поступают импульсы сравнени  с выхог

да блока 5 сравнени . Так как выход третьего элемента И 20 соединен с входом блока 7 индикации, то на входы третьего элемента И 20 поступают уровни логических 1 и анализ

вызова в канале в услови х частых

вызовов происходит по наличию импульсов совпадени  и наиболее длинной серии О и 1.

Claims (1)

1. ' УСТРОЙСТВО ПОИСКА СЕЛЕКТИВНОГО ВЫЗОВА, содержащее последовательно соединенные переключатель, преобразователь, блок синхронизации, дешифратор, блок сравнения, интегратор, блок индикации, а также последовательно соединенные делитель частоты, элемент сброса, бистабильный элемент, первый элемент И, первый элемент ИЛИ, выход которого соединен с первым входом делителя частоты, второй вход которого соединен с вторым выходом блока синхронизации, а второй выход делителя частоты соединен с входом управляющего регистра, первый выход которого соединен с вторым входом дешифратора, а второй выход управляющего регистра соединен с первым входом переключателя, второй вход которого является входом устройства, при этом второй выход преобразователя соединен с вторым входом блока сравнения, а второй выход интегратора соединен с третьим входом делителя частоты, второй вход интегратора соединен с вторым выходом элемента сброса, второй вход первого элемента ИЛИ соединен с первым выходом интегратора, третий выход делителя частоты соединен с вторым входом первого элемента И, о т л ичающееся тем, что, с целью сокращения времени поиска канала в условиях частых вызовов^в него введен буферный регистр сдвига, вход которого соединен с третьим выходом преобразователя, а выходы буферного регистра сдвига соединены с входами введенного элемента ИЛИ-HE и с входами введенного второго элемента И, выход которого соединен с первым входом введенного второго элемента ИЛИ, второй вход которого соединен с выходом элемента ИЛИ-HE, а выход второго элемента ИЛИ соединен с первым входом блока переключения, второй вход которого соединен с третьим выходом блока синхронизации, четвертый выхбд которого соединен с первым входом введенного счетчика , выход которого соединен с третьим входом блока переключения, первый выход которого соединен с вторым входом бистабильного элемента, а второй выход блока переключения соединен с первым входом введенного третьего элемента И, второй вход которого соединен с выходом блока сравнения, а выход третьего элемен*· та И соединен с вторым входом блока индикации, выход которого соединен с вторым входом счетчика.