SU1566499A1 - Устройство дл передачи и приема цифровых сигналов - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - повышение помехоустойчивости. Устройство дл  передачи и приема цифровых сигналов содержит на передающей стороне источник 1 цифрового сигнала, формирователь (Ф) 5 тактовых импульсов, Ф 8 синхросигнала, триггер 10, согласующий блок 14, а на приемной стороне получатель 22 цифрового сигнала, блок выделени  23 синхросигнала, согласующий блок 24, фильтр 25, Ф 26 импульсов, эл-т И 27, триггеры 30, 31 и 32, одновибраторы 33 и 34, резонансный блок 36, инвертор 37 и приемник 45 тактового сигнала. Дл  повышени  помехоустойчивости в устройство введены на передающей стороне дешифраторы 2 и 7, дифференцирующий блок 3, эл-т ИЛИ 4, Ф 6 импульсов, коммутаторы 9 и 13, регистры 11 и 12 сдвига, шифратор 15, блоки 16, 17 и 18 буферной пам ти и сумматоры 19, 20 и 21 по модулю два, а на приемной стороне эл-ты И 28 и 29, одновибратор 35, дифференцирующие блоки 38 и 39, счетный триггер 40, регистр 41 сдвига, блок буферной пам ти 42, декодер 43 и эл-т ИЛИ-НЕ 44. 2 з.п. ф-лы, 3 ил.

Description

Фиг/

Изобретение относитс  к электро- , св зи и может быть использовано дл  передачи данных.

Цель изобретени  - повышение помехоустойчивости .

На фиг.1 изображена структурна  электрическа  схема предложенного устройства; на фиг.2 - структурна  электрическа  схема шифратора; на фиг.З - структурна  электрическа  схема декодера .

Устройство дл  передачи и приема цифровых сигналов содержит на передающей стороне источник 1 цифрового сигнала, первый дешифратор 2, дифференцирующий блок 3, элемент ИЛИ 4, формирователь 5 тактового сигнала, формирователь 6 импульсов, второй дешифратор 7, формирователь 8 синхроимпульсов , первый коммутатор 9, триггер 10, первый II и второй 12 регистры сдвига, второй коммутатор 13, выходной согласующий блок 14, шифратор 15, первый 16, второй 17 и третий 18 блоки буферной пам ти, первый 19, второй 20 и третий 21 сумматоры по модулю два, а на приемной стороне - получатель 22 цифрового сигнала, блок 23 выделени  синхросигнала, входной согласующий блок 24, фильтр 25, формирователь 26 импульсов, первый 27, второй 28 и третий 29 элементы И, первый 30, второй 31 и третий 32 триггеры,первый 33,второй 34 и третий 35 одновибраторы, резонансный блок 36, инвертор 37, первый 38 и второй 39 ференцирующие блоки, счетный триггер 40, регистр 41 сдвига, блок 42 буферной пам ти, декодер 43, элемент ИЛИ-НЕ 44 и приемник 45 тактового сигнала.

Шифратор содержит дешифратор 46 и первый 47, второй 48, третий 49 и четвертый 50 элементы ИЛИ.

Декодер содержит дешифратор 51, первый 52, второй 53 и третий 54 элементы ИЛИ.

Устройство работает следующим образом .

Поток логических О и 1 с выхода источника 1 цифрового сигнала поступает на вход регистра 1I сдвига , состо щего из трех последовательно включенных триггеров (не показаны). При записи информации с выхода источ-г ника 1 цифрового сигнала в первый триггер информаци  с выхода первого триггера переписываетс  во второй

0

5

0

5

0

5

0

5

триггер, из второго - в третий. Запись двоичных нулей и единиц в регистр II сдвига производитс  задним фронтом тактовой последовательности, подаваемой с первого выхода формировател  6 импульсов. Таким образом, информаци  с выхода источника 1 цифрового сигнала оказываетс  последовательно записанной на трех тактовых интервалах в регистре II сдвига. С приходом положительного фронта с третьего выхода формировател  6 импульсов сигнал с выхода регистра I1 сдвига переписываетс  в блок 16 буферной пам ти. В блоке 16 буферной пам ти передаваемый сигнал на трех тактовых интервалах хранитс  в параллельном виде в виде трехразр дного числа. Хранение подобных трехразр дных чисел производитс  в течение одного цикла преобразовани . Далее - трехразр дные числа передаваемого сигнала поступают на вход шифратора 15.

Пор док работы шифратора 15 приведен в табл.1 .

При по влении двоичной трехразр дной комбинации на входе дешифратора 46 на одном из восьми его выходов по вл етс  сигнал логической 1. Например , если входна  трехразр дна  комбинаци  равна 000, то логическа  1 по вл етс  на выходе О дешифратора 46. При по влении комбинации 1112 выходной сигнал логической 1 по вл етс  на выходе 7 дешифратора 46.

Пользу сь табл.1, можно увидеть, что двоична  комбинаци  000з должна превратитьс  в сигнал 023(подстроч- ные индексы означают систему счислени  ). Так как на практике используютс  устройства с двум  устойчивыми состо ни ми, то сигналу 023 в троичной системе счислени  соответствует сигнал 0010- в двоичной системе счислени .

Шифратор 15 в динамике работает следующим образом. В момент t в блоке 16 буферной пам ти записываетс  комбинаци  1002 котора  в соответствии с табл.1 должна превратитьс  в сигнал llj или 01017- Так как входна  двоична  комбинаци  на входе дешифра- . тора 46 равна 1004, то на четвертом выходе последнего по вл етс  логическа  1. Данный сигнал логической I, пройд  через элементы ИЛИ 48-50 по в5 .15

л етс  на выходе шифратора 15 комби- 2

нацией 01012. Аналогично работает устройство и при других входных комбинаци х . Перекодированные в соответствии с табл.1 передаваемые символы далее поступают на вход коммутатора 13. На управл ющий третий вход коммутатора 13 подаетс  тактова  синхрочастота с первого выхода формировател  6 импульсов . При управл ющем сигнале на входе коммутатора 1J, равном логической 1, на выход коммутатора сигналы элементов 49 и 50, а при логическом О на выход коммутатора 13 проход т сигналы с выходов элементов ИЛИ 47 и 48. Поэтому в первую половину цикла преобразовани  с момента t и до t на выход коммутатора 13 подаетс  первый троичный символ, и во вторую половину цикла подаетс  второй троичный символ.

Таким образом, на выходе коммутатора 13 по вл етс  последовательно закодированные символы троичной системы счислени , соответствующие двоичным символам, поступающим от источника сообщений. Троичные символы aia7a3

(где

t

а г , 1 , 2}) затем

поступают на вход регистра 12 сдвига, в котором производитс  последовательна  запись и хранение двух троичных символов. На выходе регистра 12 сдвига включен дешифратор 7, который вы- - дел ет из восьми возможных комбинаций три комбинации, равные соответственно 02,, IK . При по влении на выходе регистра 12 сдвига данных комбинаций на одном из трех выходов дешифратора 7 по вл етс  логический О. Сигналы с трех выходов дешифратора 7 объедин ютс  в элементе ИЛИ 4. Таким образом если на выходе регистра 12 сдвига по вл етс  одна из трех комбинаций , то на выходе элемента ИЛИ 4 по вл етс  логический О, а в остальных случа х на выходе элемента ИЛИ 4 логическа  1. Сигнал с выхода элемента ИЛИ 4 далее поступает на один из входов сумматора 19 и 20 по модулю два, на другие входы которых поступают сигналы с выходов блоков 17 и 18 буферной пам ти.

Блоки 17 и 18 буферной пам ти тактируютс  той же тактовой частотой, что и регистр 12 сдвига.

Таблица работы сумматоров 19 и 20 по модулю два приведена в табл.2.

10

15

Выходной сигнал с выходов сумматора 19 и 20 по модулю два вновь записываетс  в блоки 17 и 18 буферной пам ти . Их состо ние опрашивает коммутатор 9. В первый момент времени при включении питани  п блоках 17 и 18 буферной пам ти должна быть об зательно разна  информаци . Это достигаетс  тем, что на их установочные R- и S-входы подаютс  кратковременно импульсы установки (не показано). Сигнал с выхода коммутатора 9 подаетс  на сумматор 21 по модулю два. На управл ющий второй вход сумматора 21 по модулю два подаетс  управл ющий сигнал, который вырабатываетс  в триггере 10 с помощью дешифратора 2 и дифференцирующего блока 3, который

0 формирует короткие импульсы. Дешифратор 2 дешифрирует троичные двойки с выхода регистра 12 сдвига. Как только на выходе регистра 12 сдвига по вл етс  троична  двойка, на выходе де

5 шифратора 2 по вл етс  логическа  1, в остальных случа х на выходе дешифратора 2 - логический О. Сигнал с выхода дешифратора 2 подаетс  на первый информационный вход триггера 10, на (тактовый) второй вход которого подана синхрочастота. С второго выхода дешифратора 2 по вл етс  логическа  1, задним фронтом тактовой последовательности она записываетс  в триггер 10. Триггер 10 находитс  в единичном состо нии 1/4 периода цикла преобразовани  и после этого принудительно обнул етс  импульсом с выхода дифференцирующего блока 3. Далее , управл ющий сигнал с выхода триггера 10 складывают по модулю два с сигналом на выходе коммутатора 9 в сумматоре 21 по модулю два и подают в выходной согласующий блок 14. Выходной согласующий блок 14 преобразует логическую 1 с выхода сумматора 21 по модулю два в сигнал +n, a логический О в сигнал -п.

Сигнал 2В2Т-ОВС, прошедший физическую цепь, входной согласующий блок 24 и фильтр 25, поступает на формирователь 26 импульсов, преобразующий переходы в импульсную последовательность . Нуль-переходы принимаемого сигнала существуют в середине каждого троичного символа (за исключением троичных нулей) . Помимо -этого нуль- переходы существуют по кра м троичных единиц. Из последовательности импуль0

5

0

5

0

5

сов с помощью сигнала одновибратора 33 резонансный блок 36 и инвертор 37 восстанавливают тактовый сигнал, который далее подаетс  в приемник 45 тактового сигнала. Благодар  обратной св зи с выхода инвертора 37 на второй вход одновибратора 33 и инерцинности резонансного блока 36 из смеси импульсов с выхода формировател  26 импульсов выдел ютс  только импульсы, расположенные в середине тактовых интервалов и отсутствующие при передаче троичных нулей. Тактовый сигнал резонансного блока 36 пропускает через элемент И 27 импульсы формировател  26 импульсов, возникающие на границах тактовых интервалов принимаемого сигнала, В одновибраторе 34 происходит увеличение длительности импульсов дл  уверенного приема, а перезапись положительными переходами тактового сигнала в триггер 30 позвол ет восстановить длительности сигналов. Отсутствие переходов в середние тактовых интервалов при передаче троичных нулей и, соответственно, высокий уровень напр жени  на выходе одновибратора 33 в моменты положительных переходов сигнала резонансного блока 36 позвол ют в триггере 31 восстановить импульсы троичных нулей. Дл  выделени  синхросигнала сигнал с выхода т триггера 32 задерживают во втором триггере 31. Состо ние триггеров 31 и 32 контролирует элемент ИЛИ-НЕ 44. Как только следуют подр д два нулевых сигнала, на выходе элемента ИЛИ-НЕ 44 по вл етс  высокий потенциал. С помощью дифференцирующего блока 38 выдел етс  передний фронт сигнала. Данный короткий импульс используетс  дл  поддержани  синфазности синхрочасто- ты. Синхрочастота получаетс  путем делени  на два тактовой частоты в счетном триггере 40. При по влении короткого импульса на выходе дифференцирующего блока 38 счетный триггер 40 принудительно устанавливаетс  в нулевое состо ние, тем самым поддерживаетс  синфазность циклового сигнала . Дифференцирующим блоком 39 выдел ютс  передние и задние фронты циклового синхросигнала и подаютс  на вход одновибратора 35. В элементах И 28 и 29 производитс  декодирование троичных сигналов (нулей, единиц и двоек). Действительно, при по влении нулевого сигнала на выходе

0

5

0

5

0

5

0

триггера 31 на выходах элементов И 28 и 29 логические О. Следовательно, принимаетс  троичный нуль. При по влении на выходе триггера 31 логической 1 элементами И 28 и 29 производитс  опрос состо ни  триггера 30. Ведетс  опрос пр мого и инверсного сигналов на выходе триггера 30. В случае по влени  логического О на пр мом выходе 0 (на инверсном - единица ) , на выходе элемента И 28 - логический О, а на выходе элемента И 29 логическа  1. По вл етс  комбинаци  01 - троична  единица. В случае по влени  логической I на пр мом выходе триггера 30 по вл етс  комбинаци  10 - троична  двойка. Сигналы троичной системы счислени  записываютс  в регистр 41 сдвига. Запись производитс  задним фронтом импульсной последовательности с выхода одно- вибратора 35. Сигналы с выхода регистра 41 сдвига задним фронтом цикловой синхрочастоты переписываютс  в блок 42 буферной пам ти. Далее два троичных символа (моменты t1f t

-5,. . .

j

t и) демодулируютс  в декодере 43, пор док работы которого обра- тен пор дку работы шифратора 15 на передающей стороне и дл  дешифрации можно воспользоватьс  табл.1. При по-  влении троичной комбинации 11 на выходе блока 42 буферной пам ти на выходе дешифратора 51 (выход 11) по вл етс  высокий потенциал (логическа  1). Данный сигнал через элемент ИЛИ 54 выдаетс  на выход декодера 43 . в виде комбинации 1002. Данна  двоична  комбинаци  выдаетс  получателю 22 цифрового сигнала, на выходе блока 42 буферной пам ти по вл етс  комбинаци  20Э, котора  аналогично дешифрируетс  в комбинацию 1 I 11 и т.д. Таким образом, на приемной стороне де- модулированы передаваемые сообщени  и выданы получателю 12 цифрового сиг- |нала, который по своему усмотрению может их использовать в параллельном виде либо считать информацию последовательно .

Claims (3)

1. Формула изобретени 

   I. Устройство дл  передачи и приема цифровых сигналов, содержащее на передающей стороне источник цифрового сигнала, формирователь синхросигнала,

   триггер, выходной гргласующий блок, формирователь тактовых импульсов, выход которого соединен с первым входом формировател  импульсов, а на приемной стороне - вх9Дной согласующий блок, выход которого через фильтр соединен с входом формировател  импульсов , выход которого соединен с первым входом первого элемента И и с первым входом первого одновнбратора, второй вход которого подключен к выходу инвертора , к входу приемника тактового сигнала и к первому входу первого триггера, второй вход которого подключен к выходу второго одновибрато- ра, вход которого подключен к выходу первого элемента И, второй вход которого соединен с входом инвертора, с первым входом второго триггера и с выходом резонансного блока, вход которого подключен к выходу первого од- новибратора и к второму входу второго триггера, выход которого соединен с первым входом третьего триггера, получатель цифрового сигнала и блок выделени  синхросигнала, отличающеес  тем, что, с целью повышени  помехоустойчивости, введены на передающей стороне три блока буферной пам ти, три сумматора по модулю два, два регистра сдвига, шифратор, два коммутатора, дифференцирующий блок, два дешифратора и элемент ИЛИ, выход которого соединен с первыми входами первого и второго сумматоров по модулю два, впходы которых подключены к сигнальным входам соответственно второго и третьего блоков буферной пам ти , выходы которых соединены соответственно с первым и вторым входами первого коммутатора, выход которого соединен с первым входом третьего сумматора по модулю два, второй вход которого подключен к выходу триггера, первый вход которого соединен с выходом первого дешифратора, вход которого подключен к первому выходу второго регистра сдвига, второй выход которого через второй дешифратор соединен с входами элемента ИЛИ, выход источника цифрового сигнала соединен с первым входом первого регистра сдвига , вьсход которого соединен с входом первого блока буферной пам ти, первый выход которого соединен с входом шифратора , первый и второй выходы которого соединены соответственно с пер- вым и вторым входами второго коммута0

   0

   5

   0

   5

   0

   5

   С

   5

   тора, третий вход которого соединен с синхронизирующим входом третьего блока буферной пам ти и с первым выходом формировател  импульсов, второй выход которого соединен с третьим входом первого коммутатора и с вторым входом триггера, третий вход которого подключен к выходу дифференцирующего блока, вход которого подключен к второму выходу первого блока буферной пам ти, выход формировател  синхросигнала соединен с вторым входом формировател  импульсов, третий выход которого соединен с вторым входом первого регистра сдвига, выходы второго и третьего блоков буферной пам ти соединены с вторыми входами соответственно первого и второго сумматоров по модулю два, выход третьего сумматора по модулю два подключен к входу выходного согласующего блока, выход второго коммутатора соединен с входом второго регистра сдвига, а на приемной стороне введены элемент ИЛИ-НЕ, два дифференцирующих блока, счетный триггер, третий одновибратор, блок буферной пам ти, декодер, регистр сдвига и второй и третий элементы И, выходы которых соединены соответственно с первым и вторым выхог дами регистра сдвига, третий вход которого подключен к выходу тре ьет-о одновибратора, вход которого подключен к выходу второго дифференцирующего блока, вход которого соединен с входом блока выделени  синхросигнала, с первым входом блока буферной пам ти и с выходом счетного триггера, первый вход которого соединен с выходами первого дифференцирующего блока, вход которого подключен к выходу элемента ИЛИ-НЕ, первый вход которого соединен с выходом третьего триггера, первый вход которого подключен к второму входу элемента ИЧИ-НЕ и к первым входам второго и третьего элементов И, вторые входы которых соединены соответственно с первым и вторым выг ходами первого триггера, первый и второй выходы регистра сдвига соединены соответственно с вторым и третьим входами блока буферной пам ти, выход которого через декодер соединен с входом получател  цифрового сигнала, выход резонансного блока соединен с вторым входом третьего тртгера, выход инвертора соединен с HI орым входом счетного триггера.
2. 2. Устройство по п.1, о т л и ч а- ю щ е е с   тем, что шифратор содержит четыре элемента ИЛИ и дешифратор, первый выход которого соединен с пер- вым входом второго элемента ИЛИ, второй вход которого подключен к второму выходу дешифратора и к первому входу третьего элемента ИЛИ, второй вход которого соединен с п тым выходом де- шифратора и с вторым входом первого элемента ИЛИ, первый вход которого подключен к третьему выходу дешифратора , четвертый выход которого подключен к третьему входу второго элемента ИЛИ и к первому входу четвертого элемента ИЛИ, второй вход которого соединен с третьим входом первого элемента ИЛИ и с седьмым выходом дешифратора , шестой и восьмой выходы которого соединены соответственно с третьим входом третьего элемента ИЛИ и с третьим входом четвертого элемента ИЛИ, при этом входы дешифратора  вл ютс  входом шифратора, первым и вторым выходами которого  вл ютс  выходы соответственно первого, второ

   5

   0

   5

   го, третьего и четвертого элементов ИЛИ.
3. 3. Устройство поп.1,отлича- ю щ е е с   тем, что декодер содержит три элемента ИЛИ и дешифратор, первый выход которого соединен с первым входом второго элемента ИЛИ, третий выход дешифратора соединен с первым входом первого элемента ИЛИ и с первым входом третьего элемента ИЛИ, второй вход которого подключен к четвертому выходу дешифратора, п тый выход которого соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с шестым выходом дешифратора , с вторым входом второго элемента ИЛИ и с третьим входом . третьего элемента ИЛИ, четвертый вход которого подключен к седьмому выходу дешифратора и к третьему входу второго элемента ИЛИ, четвертый вход которого соединен с четвертым входом первого элемента ИЛИ и с восьмым выходом дешифратора, входы которого  вл ютс  входом декодера, выходом которого  вл ютс  выходы первого, второго и третьего элементов ИЛИ.

   Таблица

   Двоичный сигнал на входе шифратора000 001 010 011 100 101 МО 111

   Троичный сигнал на выходе шифратора 1502 12 01 22 11 Ю 21 20

   , лиц а2

   Сигнал с выходов блоков 17 и 18 буферной пам ти

   О О О

   Сигнал с выхода элемента ИЛИ 4

   Выходной сигнал сумматоров 19 и 20 по модулю два

   О О О