SU378933A1 - Юзнав - Google Patents

Description

1

Изобретение относитс  к области телемеханики .

Известны устройства дл  обнаружени  ошибок декодированной информации, содержащие дешифратор, схему совпадени  и формировани  управл ющего сигнала ошибки, триггеры, эмиттерные повторители, усилителиинверторы и блок преобразовани  и записи информации.

Целью изобретени   вл етс  упрощение устройства и повыщение его надежиости в работе .

Дл  этого в предложенное устройство введены схемы «ИЛИ - «НЕ, .причем входы первых двух схем лодсоединены ко входам дешифратора и через эмиттерные повторители - к одним из входов блока преобразовани  и записи информации, а выходы к одним из входов триггеров, другие входы которых подключены к выходу третьей схемы «ИЛИ - «НЕ, входы которой подключены к выходам дешифратора, а выходы триггеров через соответствующие усилителиинверторы подсоединены ко входам схемы совпадени  и формировани  управл ющего сигнала ощибки, выход которой подключен к другому входу блока преобразовани  и записи информации.

На фиг. 1 представлена блок-схема предложенного устройства, содержаща  эмиттерные

повторители 1-4, дешифратор 5, схемы «ИЛИ - «НЕ 6, 7 и 8, триггеры 9, 10 четных и нечетных разр дов, выходные усилители-инверторы 11, 12, схему 13 совпадени  и формировани  управл ющего сигнала ошибки и блок 14 преобразовани  и записи информации; на фиг. 2 показаны временные диаграммы , по сн ющие работу предложенного устройства .

Если код поступает без ошибок, им-пульсы четных и нечетных разр дов суммируютс  на схемах «ИЛИ - «НЕ 7, 8 и на выходах их получают последовательности импульсов типа «меандр (скважность равна двум), сдвинутым один относительно другого на 180°

- Г по временной оси).

(т. е. на врем  сдв

i

Далее эти последовательности импульсов, проход  узлы 9-12, дважды инвертируютс  и поступают в тех же фазах, что и с выходов схем 7, 8 на схему 13 совпадений. Управл ющий импульс схемой 13 не формируетс , так как совпадени  последовательностей импульсов не происходит по всей временной оси.

Схема «ИЛИ - «НЕ 6 также не формирует никаких выходных сигналов, из-за отсутстви  каких-либо совпадений импульсов на матричном дешифраторе 5 совпадений, и таким образом, устройство не вырабатывает управл ющих сигналов и не вли ет на работу блока 14 преобразовани  и записи информации . Рассмотрим работу устройства ори наличии в коде ошибок следующих типов: пропадание импульсов одного или нескольких разр дов, одновременное .по вление импульсов на двух и более сигнальных щинах. В случае пропадани  импульса (или импульсов ) одного разр да, например «нулей четных (см. фиг. 2 а), импульсы нечетных разр дов с выходов эмиттер-ных повторителей / и 5 (см. фиг. 1) поступают на схемы «ИЛИ - «НЕ 7, а импульсы «единиц четных разр дов выхода эмиттерного повторител  4 поступают на схему «ИЛИ - «НЕ 8. Таким образом, на выходе схемы 7 получают последовательность импульсов типа «меандр а на выходе схемы 8 - отрицательные импульсы, соответствующие входным импульсам оставшихс  четных «единиц. Эш импульсы дифференцируютс  и своими фронтами перебрасывают триггеры 9 и 10. Нерепады напр жени  на выходе триггеров 9 и 10 управл ют работой выходных усилителей инверторов 11 и 12, и на выходе последних усилителей инверторов 11 и 12, и на выходе последних получают последовательности импульсов, показанные на фиг. 2а. С помощью схемы 13 совпадени  на выходе устройства получают управл ющий импульс , сигнализирующий о наличии ошибки в коде, по длительности равный длительности импульса «пропавшего разр да, т. е. hi -jTip pгде иупр-длительность импульсов управлени , р - длительность импульса одного разр да, с амплитудой t/ynp KT-A где f/ynp- амплитуда импульса управлени , t/KT - максимальна  амплитуда напр жени  на выходе схемы «НЕ блока 11, At/ начальное смещение схемы «И. При одновременном по влении импульсов на двух сигнальных шинах (например импульсов «единиц четных и «нулей нечетных) они повтор ютс  на эмиттерных повторител х / (см. фиг. 26) и одновременно воздействуют на схемы «ИЛИ - «НЕ 7, 8 и на дешифратор 5 (логическую диодную матрицу сочетаний С1 ). Импульсы четных и нечетных разр дов , проход  схемы «ИЛИ - «НЕ 7, 8 устанавливают триггеры 9 и 10 ъ такое состо ние , при котором в дальнейшем совпадение положительных импульсов невозможно. Однако на одном из выходов дешифратора по вл етс  положительный импульс, как результат совпадени  импульсов «нулей нечетных и «единиц четных, который усиливаетс  и инвертируетс  схемой «ИЛИ - «НЕ 6. Отрицательный импульс, снимаемый с выхода блока 6, дифференцируетс  и своими фронтами управл ет состо нием триггеров 9 и 10. Состо ние триггера 9 не измен етс , а лишь подтверждаетс , так как его выходные импульсы представл ют собой «меандр с периодом . Триггер 10, который находилс  в состо нии высокого напр жени , не измен ет своего состо ни  под воздействием переднего отрицательного фронта (последний подтверждает его состо ние) и перебрасываетс  в состо ние низкого напр жени  под воздействием заднего положительного фронта дифференцированного импульса. Таким образом, ва выходе триггера 10 получают «меандр с периодом следовани  , а на выходе схему 13 - управл ющий импульс длительностью tp, начинающийс  по заднему фронту совпавших импульсов «нулей нечетных и «единиц четных. В дальнейшем управл ющие импульсы используютс  в блоке 14 дл  сброса (стирани ) записанной информации, в которой имеютс  ощибки (сбои), а также счета самих ошибок. Предмет изобретени  Устройство дл  обнаружени  ошибок декодированной информации, содержащее дешифратор , схему совпадени  и формировани  управл ющего сигнала ошибки, триггеры, эмиттерные повторители, усилители-инверторы и блок преобразовани  и записи информации, отличающеес  тем, что, с целью упрощени  устройства и повыщени  его надежности в работе, введены схемы -«ИЛИ - «НЕ, причем входы первых двух схем «ИЛИ - «НЕ подсоединены ко входам дешифратора и через эмиттерные повторители - к одним из входов блока преобразовани  и записи информации , а выходы к одним из входов триггеров, другие входы которых подключены к выходу третьей схемы , входы которой подключены к выходам дешифратора, а выходы триггеров через соответствуюшие усилители-инверторы подсоединены ко входам схемы совпадени  и формировани  управл ющего сигнала ошибки, выход которой подключен к другому входу блока преобразовани  и записи информации.