SU484638A1 - Многоканальный преобразователь кода во временной интервал - Google Patents
Многоканальный преобразователь кода во временной интервалInfo
- Publication number
- SU484638A1 SU484638A1 SU1748505A SU1748505A SU484638A1 SU 484638 A1 SU484638 A1 SU 484638A1 SU 1748505 A SU1748505 A SU 1748505A SU 1748505 A SU1748505 A SU 1748505A SU 484638 A1 SU484638 A1 SU 484638A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- circuit
- inputs
- counter
- input
- code
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
1
Изобретение относитс к области вычислительной техники и телемеханики и может быть использовано в телеметрических системах передачи цифровой информации временным методом .
Известен многоканальный преобразователь кода во временной интервал, содержащее генератор заполн ющей частоты, подключенный через схему «И, управл емую триггером, к счетчику, пр мые и инверсные выходы разр дов которого через дешифратор числа соединены со входом триггера.
Однако в известном устройстве числовой эквивалент кода и получаемый в них временной интервал св заны линейной зависимостью только одного вида.
С целью получени линейно-кусочных характеристик преобразовани в предлагаемый преобразователь введены схемы сравнени чисел , один из входов которых подключен к источнику сигнала управлени , остальные входы соединены с выходами соответствующих разр дов счетчика, а выходы через первую схему «ИЛИ подключены к одному входу второй схемы «ИЛИ, другой вход которой соединен с выходом схемы «И записи знака числа, а выход подключен к установочному входу (/г+1)-го разр да счетчика, установочные входы остальных разр дов которого через четную и нечетную группы схем «И соединены с щинами кода числа.
С целью получени характеристики преобразовани с одним общим временным интервалом дл положительных и отрицательных чисел к одному из входов схемы «И записи числа подключены последовательно соединенные инвертор и схема «ИЛИ, входы которой подключены к источнику сигналов управлени , запрещающих запись знака числа.
На фиг. 1 .представлена блок-схема лредлагаемого устройства; на фиг. 2 - его временные диаграммы; на фиг. 3 - характеристики преобразовани и услови их получени .
Предлагаемый преобразователь содержит счетчик 1, генератор 2 напр жени заполн ющей частоты, схемы «И 3, триггер 4, схемы «ИЛИ 5, дещифратор 6, состо щий из сборок схем «И 7, инвертор 8, линию задержки 9, схемы сравнени 10, триггера II счетчика 1, начальный импульс НИ, импульс з записи числа в счетчик, сигналы Ci, €2 управлени , задающие знак в формуле преобразовани (С - зна.к «+, С2 - знак «-), управл ющие сигналы У - УК, задающие численные значени коэффициентов преобразовани , величина t относительного интервала в периодах заполн ющей частоты, величина смещени AI начала преобразуемого интервала, , величина смещени Bi нулевого индекса шкалы X от конца преобразуемого интервала, , число п значащих двоичных разр дов X, ЧИСЛОВОЙ эквивалент X кода, максимальное значение X , целые числа AI, Bi, X, t в периодах заполн ющей частоты, ,2 ...К.
Генератор 2 напр жени заполн ющей частоты подключен -ко входу счетчика 1 через схему «И 3, управл емую трИРгером 4. Кажда из К (, 2 ...) сборок схем «И 7 дешифратора 6 соединена с инверсными или пр мыми выходами триггеров 11 счетчика 1. Выходы всех сборок схем «И 7 дешифратора 6, фиксирующих момент по влени выходного импульса и выполн ющих роль дещифратора числа, объединены и подключены к триггеРУ 4.
Установочные входы счетчика св заны через нечетную или четную группы схем «И 3 с шинами кода числа.
На управл ющие входы четной или нечетной группы схем «И 3 поданы сигналы управлени С2 и Ci соответственно.
Общий выход К схем сравнени 10 через схему «ИЛИ 5 соединен с установочным входом триггера п+1-го разр да. К этому же установочному входу через схему «И 3 подключена шина знака преобразуемого числа. Входы схем сравнени подключены к выходам п-разр дов триггеров И. При наличии сигнала управлени Ci выполн ютс преобразовани 1, 3, 5 таблицы, а при наличии сигнала управлени Cz - преобразовани 2, 4, 6. Старший разр д счетчика используетс дл хранени знака преобразуемого числа, либо дл запоминани сигнала, вырабатываемого одной из схем сравнени 10.
Рассмотрим осуществление преобразований 1 и 2-го типов.
В исходном состо нии предыдущим выходным сигналом в счетчике 1 и триггере 4 установлен ноль. Сигналом записи числа з в п-разр дов счетчика 1 записываетс обратный (инверсный ) код числа X при наличии сигнала управлени С2. Допустим, что в течение данного периода начальных импульсов (НИ) имеютс сигналы управлени Ci и Уь Сигналы управлени Ci и У разрешают работу нечетной группе схем «И 3, а также сборке схем «И 7 и схеме сравнени 10.
По сигналу записи з в счетчик 1 записываетс обратный код числа X, а в (tt+l)-разр д - единица при выполнении услови В момент прихода начального импульса (НИ) срабатывает триггер 4, и импульсы генератора напр жени заполн ющей частоты 2 поступают в счетчик 1, увеличива записанное ранее в нем число.
При накоплении в счетчике числа + +AI--Bi-1 на выходе фиксирующей сборки схем «И 7 по вл етс импульс, сбрасывающий триггер 4 и счетчик 1 в ноль.
При наличии сигналов управлени С2 и УК в счетчик записываетс пр мой код числа X, а в (а+1)-ый разр д - единица при выполнении услови , реализуемого схемой сравнени 10. Момент по влени выходного импульса нри этом соответствует преобразованию 2 (см. таблицу). Задава поочередность подключени сборок схем «И 7 и схем сравнени 10 с помощью управл ющих сигналов Сь Са и У, УК можно реализовать требуемую программу преобразований кода во временной интервал.
Схемы сравнени 10 и схемы сборки 7 в зависимости от конкретного вида программы преобразований могут быть функционально частично объединены. Характеристики 1-2, 3-4, 5-6 таблицы (фиг. 3) при попарно равных коэффициентах А, В вл ютс взаимообратными . Если дл каждой пары взаимообратных характеристик преобразовани допустима систематическа ошибка в единицу младшего разр да, то дл получени таких характеристик используетс одна обща сборка схем «И 7.
При осуществлении преобразовани 3 схема сравнени отсутствует, а необходимое число в (п-)-1)-ом разр де устанавливаетс с помощью кода (п-}-)-то разр да, вл ющегос знаковым разр дом. В этом случае (п+1)-ый разр д служит дл хранени знака числа, а отрицательные значени X поступают в преобразователь в дополнительном коде с
в знаковом разр де.
При осуществлении преобразований 5, 6 соответствующие им сигналы управлени запрещают запись «1 в (и4-1)-ый разр д - узел хранени знака. Запись числа в (п+1)-ый
разр д со схем сравнени 10 производитс задержанным линией задержки 9 сигналом з записи числа.
Если при данном виде преобразовани (например , преобразований 3, 5, 6) схема сравнени отсутствует, то установившеес число к моменту прихода начального импульса (НИ) соответствует знаку поданного на преобразователь числа.
Предмет изобретени
Claims (2)
1. Многоканальный преобразователь кода во временной интервал, содержащий генератор заполн ющей частоты, подключенный через схему «И, управл емую триггером, к счетчику, пр мые и инверсные выходы разр дов которого через дещифратор числа соединены со входом триггера, отличающийс
тем, что, с целью получени линейно-кусочных характеристик преобразовани , в него введены схемы сравнени чисел, один из входов которых подключен к источнику сигнала управлени , остальные входы соединены с выходами соответствующих разр дов счетчика, а выходы через первую схему «ИЛИ подключены к одному входу второй схемы «ИЛИ, другой вход которой соединен с выходом схемы «И записи знака числа, а выход подключен к установочному входу («+1)-го разр да счетчика , установочные входы остальных разр дов которого через четную и нечетную группы схем «И соединены с шинами кода числа.
2. Устройство по п. 1, отличающеес тем, что, с целью получени характеристики преобразовани с одним общим временным
интервалом дл положительных и отрицательных чисел, к одному из входов схемы «И записи числа подключены последовательно соединенные инвертор и схема «И, входы которой подключены к источнику сигналов управлени , запрещающих запись знака числа.
rnHTHfj , J
Tafnuua
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1748505A SU484638A1 (ru) | 1972-02-07 | 1972-02-07 | Многоканальный преобразователь кода во временной интервал |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1748505A SU484638A1 (ru) | 1972-02-07 | 1972-02-07 | Многоканальный преобразователь кода во временной интервал |
Publications (1)
Publication Number | Publication Date |
---|---|
SU484638A1 true SU484638A1 (ru) | 1975-09-15 |
Family
ID=20503375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1748505A SU484638A1 (ru) | 1972-02-07 | 1972-02-07 | Многоканальный преобразователь кода во временной интервал |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU484638A1 (ru) |
-
1972
- 1972-02-07 SU SU1748505A patent/SU484638A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3369229A (en) | Multilevel pulse transmission system | |
SU484638A1 (ru) | Многоканальный преобразователь кода во временной интервал | |
JPS6256688B2 (ru) | ||
US3732376A (en) | Time division multiplex coder | |
US3911427A (en) | Digital-to-analog converter | |
SU1295520A1 (ru) | Преобразователь частоты в напр жение | |
SU1046932A1 (ru) | Пороговый элемент | |
SU588653A1 (ru) | Приемное устройство дл цифровых систем св зи | |
SU396839A1 (ru) | Устройство преобразования масштаба изображения по строке | |
SU1190524A1 (ru) | Устройство дл декодировани корректирующих циклических кодов | |
SU368618A1 (ru) | Функциональный преобразователь типа «приращение-приращение» | |
SU1378066A1 (ru) | Устройство дл преобразовани кодов | |
SU1736000A1 (ru) | Преобразователь код - временной интервал | |
SU1597890A1 (ru) | Способ приема управл ющих сигналов | |
SU1488967A1 (ru) | Преобразователь кода | |
JPS5934939Y2 (ja) | メモリのアドレス指定回路 | |
SU657435A1 (ru) | К-значный фазоимпульсатор сумматор | |
SU418971A1 (ru) | ||
SU1181155A1 (ru) | Преобразователь последовательного кода в параллельный | |
SU496674A2 (ru) | Многоканальный преобразователь частоты в код | |
SU473195A1 (ru) | Функциональный преобразователь | |
SU1417193A1 (ru) | Устройство дл преобразовани последовательного кода в параллельный | |
SU1264201A1 (ru) | Цифровой коррел тор | |
SU1010617A1 (ru) | Функциональный генератор | |
SU1132294A1 (ru) | Устройство дл моделировани канала св зи |