SU418971A1 - - Google Patents
Info
- Publication number
- SU418971A1 SU418971A1 SU1699881A SU1699881A SU418971A1 SU 418971 A1 SU418971 A1 SU 418971A1 SU 1699881 A SU1699881 A SU 1699881A SU 1699881 A SU1699881 A SU 1699881A SU 418971 A1 SU418971 A1 SU 418971A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- outputs
- inputs
- trigger
- circuit
- triggers
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
1
Изобретение относитс к автоматике и вычислительной технике. Преобразователь может быть использован в различных аналого-цифровых комплексах, в частности в устройствах ДЛЯ преобразовани интервала времени в двоичиый код.
Известен преобразователь интервала времени В цифровой код, содержащий /г-тактный генератор импульсов эталонной частоты, соединенный со входами п вентилей, выходы которых подключены к счетны.м входам п триггеров младших разр дов, нулевые и единичные ВЫХОДЫ которых соединены со входами соответствующих схем «И, схемы «ИЛИ и триггер старшего разр да.
Известное устройство не позвол ет преобразовать временной интервал в двоичный код, В то врем как во многих случа х ус ройства автоматики и вычислительной техники оперируют и.менно с ДВОИЧНЫМИ числами. Поэтому ДЛЯ преобразовани интервала времени в ДВОИЧНЫЙ код с погрешностью квантовани , в п раз меньшей, описанный прототип требует подключени промежуточных преобразователей различных КОДОВ в двоичный.
Предлагаемый преобразователь отличаетс тем, что, с целью уменьшени погрешности квантовани , в него введена логическа схема «ИЛИ-НЕ, через которую выходы схем «ИЛИ подключены к счетным в.ходам триггера старшего разр да, а нулевые выходы п- 1-вого и л-ного триггеров младших разр дов подключены ко в.ходам (2п-1)-вой схемы «И, причем ВЫХОДЫ схем «И подключены ко входам каждой из т схем «ИЛИ,
где m 1, 2, 3 ... и п 2, вход т + 1-вой
схемы «ИЛИ соединен с выходом (2п-1)вой и 2 (а- 1)-вой схем «И.
Иа чертеже представлена блок-схема устройства .
Устройство содержит л-тактный генератор импульсов эталонной частоты 1, вентили 2, триггеры младших разр дов 3, логические схемы «И 4, логические схемы «ИЛИ 5, логическую схему «ИЛИ-НЕ 6, триггер старшего разр да 7.
Выходы л-тактного генератора импульсов эталонной частоты 1 через веитили 2 подключены к соответствующим счетным входам
триггеров младших разр дов 3, выходы которых подключены ко входам 2/1 - 1 логических схем «И 4; при этом ко входам каждой схемы «И 4 подключены нулевые и единичные ВЫХОДЫ ТОЛЬКО двух триггеров младших
разр дов 3, кроме (2п-1)-вой схемы «И 4, ко входам которой подключены нулевые выходы п- 1-вого и п триггеров младших разр дов 3, а ВЫХОДЫ схем «И 4 соединены в группы по Л и подключены ко входам т логических схем «ИЛИ 5 так, что на их выходах образуютс младшие разр ды двоичного числа , а ко входам т + 1-вой схемы «ИЛИ 3 подключены выходы только 2(п - 1)-вой и (2п- 1)-вой схем «И 5. Кроме того, выходы всех т + 1 логических схем «ИЛИ 5 через логическую схему «ИЛИ-ИЕ 6 соединены со счетным входом триггера старшего разр да 7. Работает предлагаемое устройство следуюш ,им образом. Импульсы эталонной частоты / с выходов п-тактного генератора импульсов эталонной частоты 1, сдвинутые по фазе относительно друг друга на в течение временного интервала , ограниченного старт- и стоп-имнульсами , через вентили 2 поступают на счетные входы соответствуюш,их триггеров младших разр дов 3, где запоминаютс . С выходов триггеров младших разр дов 3, через схемы «И 4 и «ИЛИ 5 сигналы т + 1 младших разр дов двоичного кода через схему «ИЛИ-НЕ 6 поступают па счетный вход триггера старшего разр да 7. Выходы схем «И 4 сгруппированы по л и подключены к соответствуюшим входам схем «ИЛИ 5 так, что на их выходах образуютс сигналы, соответствуюш,ие т + 1 разр дам двоичного числа. Так, например, при поступлении импульса эталонной частоты на вход первого триггера младшего разр да 3 (на чертеже слева) единица через схему «И 4, подключенную к нулевому и единичному выходам соответственно первого и второго триггеров младшего разр да 3, через-схему «ИЛИ 5 попадает на выход первого разр да. Импульс, поступивший на выход второго триггера младшего разр да, измен ет его состо ние , и единица снимаетс с выхода первого разр да, а через схему «И 4, подключенную к нулевому и единичному выходам соответственно второго и третьего триггеров младшего разр да, и через вторую схему «ИЛИ 5 поступает на выход второго разр да и т. д..; С приходом импульса на «-ный триггер младшего разр да 3 (на чертеже снрава), единица через схему «И 4, подключенную только к нулевым выходам п- 1-вого и л-пого триггеров младшего разр да и (т+)вую схему «ИЛИ 5 поступает на выход т + 1-вого разр да, а так как во всех п триггерах младшего разр да записаны единицы и выход (2л-1)-вой схемы «И соединен только со входом т + 1-вой схемы «ИЛИ 5, то все 2 (л- 1) предыдущих схем «И закрыты , и выходной сигнал на т выходах младших разр дов соответствует нулю. При втором цикле работы эталонного генератора 1, т. е. при поступлении второго импульса на счетный вход первого триггера младшего разр да 3 этот триггер возвращаетс в исходное состо ние, и единица поступает па выход первого разр да теперь уже через схему «И 4, подключенную к единичному и нулевому выходам соответственно первого и второго триггеров младшего разр да. Таким образом, при втором цикле работы генератора импульсов эталонной частоты 1 триггеры младших разр дов возвращаютс в исходное состо ние, и на выходах т + 1-вых разр дов возникают единичные и нулевые сигналы двоичного числа, соответствующего сумме импульсов, поступивших на в.ход счетчика с генератора 1. С приходом второго импульса на ш-пый триггер младшего разр да 3 единица снимаетс и с выхода (т -{- 1)-вого разр да , и на выходах всех т -J- 1-вых разр дов сигнал соответствует нулю, а единица с младших разр дов через логическую схему «ИЛИ-НЕ переноситс в триггер старшего разр да 7. Предмет изобретени Преобразователь интервала времени в цифровой код, содержащий л-тактный генератор импульсов эталонной частоты, соединенный со входами л вентилей, выходы которых подключены к счетным входам л триггеров младших разр дов, нулевые и единичные выходы которых соединены со входами соответствуюп1их схем «И, схемы «ИЛИ, и триггер старшего разр да, отличающийс тем, что, с целью уменьшени погрешпости квантовани , в него введена логическа схема «ИЛИ-liE, через которую выходы схем «ИЛИ подключены к счетным входам триггера старшего разр да, а нулевые выходы л- 1-вого и л-ного триггеров младших разр дов подключены ко входам (2л-1)-вой схемы «И, причем выходы всех схем «И подключены ко входам каждой из т схем «ИЛИ, где m 1, 2, 3 ... и л 2, вход г+1-вой схемы «ИЛИ соединен с выходами (2л-1)-вой и 2 (л-1)-вой схем «И.
Выуод . разр даразо да
Выход Г + DOJOfida
Стар импульсы
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1699881A SU418971A1 (ru) | 1971-09-27 | 1971-09-27 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1699881A SU418971A1 (ru) | 1971-09-27 | 1971-09-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
SU418971A1 true SU418971A1 (ru) | 1974-03-05 |
Family
ID=20488716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1699881A SU418971A1 (ru) | 1971-09-27 | 1971-09-27 |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU418971A1 (ru) |
-
1971
- 1971-09-27 SU SU1699881A patent/SU418971A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3051929A (en) | Digital data converter | |
US3913093A (en) | Method of and means for transcoding binary pulses | |
SU418971A1 (ru) | ||
US3519941A (en) | Threshold gate counters | |
SU421120A1 (ru) | Преобразователь временных интервалов в двоичный код | |
SU477425A1 (ru) | Делительное устройство | |
SU368598A1 (ru) | Преобразователь двоично-десятичного кода «12222» в унитарный код | |
US3026510A (en) | Self timed pcm encoder | |
SU678675A1 (ru) | Двоичный п-разр дный счетчик импульсов | |
SU445144A1 (ru) | Преобразователь двоичного кода во временной интервал | |
SU1736000A1 (ru) | Преобразователь код - временной интервал | |
SU1709530A1 (ru) | Преобразователь код-частота | |
SU560222A1 (ru) | Устройство дл преобразовани двоичного кода в код гре и обратно | |
US3688100A (en) | Radix converter | |
SU1450112A1 (ru) | Преобразователь кодов | |
SU1325470A1 (ru) | Генератор случайных чисел | |
SU1162044A1 (ru) | Преобразователь кода в частоту импульсов | |
SU437079A1 (ru) | Устройство дл перемножени функций распределени веро тностей | |
SU432486A1 (ru) | Преобразователь двоичного кода в десятичный | |
SU1483477A1 (ru) | Устройство дл приема последовательности импульсно-временных кодов | |
SU801258A1 (ru) | -Разр дный двоичный счетчик | |
SU630627A1 (ru) | Преобразователь двоичных дес тиразр дных чисел в двоично-дес тичные | |
SU439801A1 (ru) | Устройство дл преобразовани дес ти ных чисел в двоичные | |
SU951291A1 (ru) | Устройство дл нормализации кодов Фибоначчи | |
SU391560A1 (ru) | Устройство для возведения в квадрат |