SU369706A1 - УСТРОЙСТВО дл ПАРАЛЛЕЛЬНОГО ПРЕОБРАЗОВАНИЯ РЕФЛЕКСНОГО КОДА В ДВОИЧНЫЙ КОД - Google Patents

Description

1

Изобретение может быть использовано в быстродействуюндих цифровых вычислительных машинах параллельного действи , а также в системах с импульсно-кодовой модул цией .

Известны устройства дл  параллельного преобразовани  рефлексного кода в двоичный код, работающие по принципу логического сложени .

Однако известные преобразователи имеют низкую скорость работы. Подобные преобразователи устойчиво работают на частотах пор дка 100-200 кгц, когда можно пренебречь временем задержки кодовых сигналов в  чейках отрицани  равнозначности. На высоких частотах (10-20 мгц) при соизмеримых значени х времени задержки  чейки отрицани  равнозначности и периода преобразуемых импульсов возникают ошибки преобразовани , обусловленные неодновременным по влением анализируемых разр дов на входах  чеек отрицани  равнозначности. Кроме того, величина ошибок существенно увеличиваетс  даже при незначительных отклонени х временных положений входных импульсов рефлексного кода. Эти факторы привод т к ограничению числа реализуемых разр дов преобразовател  и к снижению его быстродействи .

Применение временных регенераторов между схемами отрицани  равнозначности не

исключает возникновени  ошибок на них выходах , вызываемых временными отклонени ми сигналов рефлексного кода, и значительно увеличивает врем  задерлхки распространени  на

один разр д, что также ограничивает быстродействие преобразовател .

С целью уменьшени  ошибок преобразовани  при увеличении частоты входных импульсов в предлагаемом устройстве между входом

разр да преобразовател  и соответствующей схемой отрицани  равнозначности включен блок формировани  обобщенного телеграфного сигнала. На фиг. 1 дана блок-схема предлагаемого

устройства; на фиг. 2--временные диаграммы работы первых двух разр дов преобразовател .

Предлагаемое устройство содержит входы Л - In разр дов рефлексного кода (1-й разр д - старший); вход 2 синхросигнала, управл ющего  чейками преобразованн  двоичного кода в обобщенный телеграфный сигнал,  чейки 3i-Зп, преобразующие двоичный код в обобщенный телеграфный сигнал, необходимые дл  увеличени  времени преобразовани  сигналов от величины длительности импульсов до величины длительности периода импульса;  чейки 2-4п, реализующие логическую операцию отрицани  равнозначности, котора   вл етс  ключевой операцией при преобразоваНИИ рефлексного кода в натуральный код (нервый , старший разр да не содержит  чейки отрнцанн  равнозначности, рефлексного кода, так как он соответствует нервому разр ду натурального ,.хода и в иреобразовании не нуждаетс ; вход 5 стробируюидего синхросигнала, формирующего выборки сигналов натурального кода из задержанных выходных сигналов схем отрицани  равнозначности,  чейки 6i-6п стробировани  н формировани  импульсов натурального кода, формирующие из обобщенного телеграфного сигнала импульсы заданной длительности при определенном временном иоложении; выходы разр дов натурального кода; элемент 5 задержки, необходимый дл  задержки синхросигнала на величину задержки распространени  сигналов через схему отрицани  равнозначности одного разр да; элемент 9 задержки, необходимый дл  задержки сигналов рефлексного кода на суммарную величину задержек  чеек 4 всех предшествующих разр дов; схему «И/НЕ 10, регистрирующую совпадени  сигнала рефлексного кода соответствующего разр да и синхросигнала; схему «И }1, регистрирующую совпадение инверсного значени  сигнала рефлексного кода (отсутствие импульса на входе данного разр да ) и синхросигнала; триггер 12 с раздельными входами, предназначенный дл  расширени  длительности входного импульса до длительности его периода; схему «И 13, регистрирующую совпадение выходного сигнала  чейки 4 предыдущего разр да инверсного значени  сигнала на выходе триггера данного разр да, необходимую дл  преобразовани  рефлексного кода в натуральный код, когда на пр мом выходе  чейки 4 предыдущего разр да имеетс  сигнал, а в рефлексном коде данного разр да сигнал отсутствует (в случае отсутстви  импульса на входе данного разр да триггер находитс  в нулевом состо нии, а на инверсном выходе - единица); схему «И 14, регистрирующую совпадение инверсного значени  выходного сигнала  чейки 4 иредыдущего разр да и сигнала на пр мом выходе триггера данного разр да, необходимую дл  преобразовани  рефлексного кода в натуральный код, когда на пр мом выходе  чейки 4 предыдущего разр да отсутствует сигнал, а в рефлексном коде данного разр да сигнал имеетс ; схему «ИЛИ 15, объедин ющую значение сигналов на выходах схем 13 и 14; элемент 16 задержки, необходимый дл  задержки сигналов преобразованного рефлексного кода на суммарную величину задержек всех  чеек 4 последующих разр дов; схему «И 17 стробировани  выходного сигнала  чеек 4 узким стробирующим импульсом со входа 5, исключающую возможные ошибки  чейки 4 на границах тактового интервала, возникновение которых обусловлено отклонением положений сигналов рефлексного кода; схему 18 формировани  заданной длительности , формы и амплитуды сигналов натурального кода.

«-разр дный преобразователь кодов состоит из п  чеек 3i-Зп, осуществл ющих перевод рефлексного кода в обобщенный телеграфный сигнал; h - 1  чеек 42-4п, выполн ющих логические операции отрицани  равнозначности, и п  чеек 6i-5„ формировани  импульсов двоичного натурального кода.

Применение обобщенного телеграфного сигнала дл  схем отрицани  равнозначности позвол ет увеличить врем  преобразовани  до тактового интервала (периода импульсов рефлексного кода), а требовани  к временной стабильности сигналов рефлексного кода существенно снижаютс , так как ошибки, возникающие на выходах схем отрицани  равнозначности из-за сдвига анализируемых разр дов, исключаютс  последующим стробированием.

Работа преобразовател  происходит следующим образом.

Функциональное построение всех разр дов преобразовател , кроме первого полностью идентично. Отличие первого, старшего, разр да от остальных заключаетс  в отсутствии схемы отрицани  равнозначности, так как старщий разр д в рефлексном коде соответствует старшему разр ду натурального кода.

Сигналы рефлексного кода подаютс  на выходы /1-In преобразовател  и через элементы задержки 9, компенсирующие задержку распространени  старших разр дов, поступают на первые входы схем «И - НЕ 10  чеек 3i- Зп. (Здесь и далее работа преобразовател  рассматриваетс  на иримере 3-го разр да, раскрытого на блок-схеме фиг. 1 до функциональной схемы). Нри наличии на первом входе схемы «И - НЕ 10 сигнала рефлексного кода , а на втором входе - синхросигнала, этой схемой регистрируетс  совпадение, и сигнал с пр лЮго выхода схемы «И - НЕ 10 устанавлквает триггер в единичное состо ние. При отсутствии сигнала рефлексного кода на входе схемы «И - НЕ 10 схемой «Н // регистрируетс  совпадение инверсного значени  выхода схемы «И - НЕ 10 и синхросигнала, в результате чего выходной сигнал схемы «И 11 сбрасывает триггер 12 в нулевое состо ние.

Таким образом,  чейка 3 преобразует двоичиый рефлексиый код в обобщенный телеграфный сигнал.

Далее с пр мого и инверсного выходов триггера сигнал поступает на входы схем «И 13 и 14  чейки 4 отрицани  равнозначности. Применение двойных св зей (по пр мому и инверсному значению сигналов) между  чейками 3 и 4 позвол ет исключить из классической схемы отрицани  равнозначности два инвертора , что, в свою очередь, уменьшает общую задержку, вносимую схемами отрицани  равнозначности.

На другие входы схем «И 13 и 14 подаетс  пр мое инверсное значение сигнала соседнего старшего разр да. Схема «И 13 регистрирует совпадение, когда на пр мом выходе  чейки 4 старшего разр да имеетс  сигнал, а в рефлексном коде данного разр да сигнал отсутствует . Схема «И 14 регистрирует совиадение, когда на пр мом выходе  чейки 4 старшего разр да отсутствует сигнал, а в рефлексном коде данного разр да сигнал имеетс .

Выходные значени  сигналов схем «И 13 и 14 объедин ютс  схемой «ИЛИ 15 и постуиают на схему отрицани  равнозначности следующего младшего разр да и на  чейку 6 формировани  и стробировани  импульсов натурального кода. В  чейке 6 сигнал задерживаетс  элементом 16 задержки на величину задержки всех последующих  чеек 4 младщих разр дов, что необходимо дл  одновременного сгробировани  (схема «И 17 сигналов.

Схема 18 формировани  формирует заданную амплитуду и длительность сигналов натурального кода.

Предмет изобретени 

Устройство дл  параллельного иреобразовани  рефлексного кода в двоичный код, содержащее соединенные последовательно схемы отрицани  равнозначности ио одной в каждом разр де преобразовател , кроме старщего, кажда  из которых подключена к соответствующей схеме стробировани , отличающеес  тем, что, с целью уменьшени  ошибок преобразовани  npii увеличении частоты в.ходных импульсов, между входом каждого разр да

преобразовател  и соответствующей схемой отрицани  равнозначности включен блок формировани  обобщенного телеграфного сигнала.

yrm.

ъ2ZI

d;-Y

А

И

2

5JX .

.2