SU693436A1 - Полупосто нное запоминающее устройство - Google Patents

Description

(54) ПОЛУГОСТОЯННОЕ ЗАГОМЙНАЮЩЕЕ УСТРОЙСТВО

.1

Изобретение относитс  к вычиспитепьной технике и может быть использовано в устройствах пам ти цифровых вы числительных машин, предназначенных дл  хранени , записи и считывани  сменной информации.

Известны полупосто нные запоминающие устройства (ППЗУ) с электрической сменой информации l и 2 .

Однако эти устройства не позвол ют обеспечить надежкую запись и достаточную помехозащищенность тфй считывании , что снижает информационную надежность устройств в цепом, так Как в . данных ППЗУ,хот  и введена fdtcliet запись, не предусмотрено формирование ,импупьса тока разр дной записи и окончание его после прекращени  пачки ш тульсов линейного тока, а также то, что дп  увеличени  амплитуды выходного сигнала из накопител  на многоотверстных ферритовых элементах считывание необходимо осуществл ть одиноЧньш импульсом, тока считывани .

имеющим ту же пол рность, что и последний шугпульс тока telnet записи .

Наиболее близким по технической сущности к предлагаемому  вл етс  ППЗУ, содержащее накопитель, соединенный с формировател ми линейных токов , формировател ми разр дных токов записи и, блок управлени , а также блок синхронизации по времени и блок комренсатопа| 2 ,

Claims (2)

1. Однако,в данном ППЗУ блок синхронизации -тю времени не обеспечивает надежйую запись информации, так кдк в нем не предусмотрено перекрытие импульсом тока разр дной записи по времени пачки импульсов тока линейной записи, а также не предусмотрено увеличение амплитуды выходнотЧ) сигнала при fatctlGt записи за счет формировани  импульса тока считывани  той же пол рности, что и последний имЬульс тока ratctiet записи. 3 Цепь изобретени  - повышение киформационной надежности и помехозащи{ценности ППЗУ на многоотверстных феррйтовых элементах. Поставленна  цепь достигаетс  тем, что нопупосто нное запоминакнцее устройство содержит дополнительный €пок управлени , три элемента ИЛИ, два элемента И, блок формировани  цикла записи, эпемент задержки, причем первь (Й и второй выходы блока управлени  соединены со входами дополнительного блока управлени , третий вькод подсоединен к одному из входов первого эпемента ИЛИ, четвертый выход блока управлени  соединен с одним из входов второго элемента ИЛИ и с одним из входов первого элемента. И, выход кото рого соединён со входами формирователей линейных токов, вторые вхошл которых соединены с выходом второго эле мента И, вход которого подключен к выходу второго элемента ИЛИ, а третьи входы формирователей линейных токов соединеныС первым выходом дополнимте льного блока управлени , второй выхо . которого тюдклюЧен ко второму входу первого элемента ИЛИ, выход KOTOf)oro подключен к элементу задержки, соединенному с третьим входом дополнительного блока управлени  и с блоком форм ровани  цикла записи, выходы которого соединены соотБетст;венно со вторыми входами первого и второго элемента И, с дополнительным блоком управлени  и одним из входов третьего .элемента ИЛ выход которого соединен с блоком упра лени , третий выход дополнительного блока управлени  соединен с формировател ми разр дных токов записИо а третий выход блока управлени  соединен с входом второгСг-элемента ИЛИ. В свою очередь, дополнительный блок управлени содержит четыре элемента Иг два элемента ИЛ И, два триггера и элемент. задержки , причем выход первого элемента И соединен с одним из входов первого элементаИли, второй вход которого соединен с выходом второго элемента И и одним из В7СОДОВ первого триггере, а выход первого триггера соединен соответственно со входами третьего и четвертого элемента И, второй вход кото|х Го подключен к одному из вькодов элемента задержки, по соединенного другим вщюаом ко вхо третьего элемента И, подключенного ко .второму элементу ИЛИ и ко входу втор 36 го триггера, другой вход которого ,под -;Оединен к выходу первого элемента ИЛИ, а выход - ко второму sneменту ИЛИ, соединенному с элементом задержки. На фиг 1 показана схема ППЗУ; на фиг. 2 - схема дополнительного блока управлени . ППЗУ содержит устройство управлени  1, элемент ИЛИ 2, дополнительный блок управлени  3, элемент ИЛИ 4, формирователи 5 разр дного тока записи , накопитель 6, формирователи 7 линейных токов, элемент задержки 8, элемент И 9, элемент И 10, блок 11 формировани  цикла записи и элемент ИЛИ 12. ППЗУ работает в режимах: в ре-г жиме записи и режиме считывани . В режиме записи с кодовых шин на блок управлени  подаютс  сигнал ЗаПубк и сигнал Запись-Считывание, определ ющие режим работы. На выходе блока управлени  1 по этим сигналам вырабатываютс  первые управл ющие сигналы записи, которые поступают на дополнительный блок управлени  3, элемент ИЛИ 2 и элемент ИЛИ 4. Сигналы Запуск и Запись с блока управлени  1 запускают дополнительный блок управлени  3, которы|1 вырабатывает управл ющие сигналы Hja формирователи 5 разр дных токов записи, форйирователи 7 лшейных токов и на элемент ИЛИ 2. Формирователи 5 вырабатывают разр дные токи записи, пол рность которых определ етс  управл юшими сигналами, поступающими на вход формирователей 5 с кодовых щин. Эти разр дные токи запкс  поступают в разр дные цепи накопител  6несколько раньше, чем пачка разнопол рных линейных токоэ записи. Выходной сигнал с элемента ИЛИ 2 поступает на элемент задержки 8, с выхода которого один сигнал поступает на блок 11 формировани  цикла записи, а другой - на вход дополнительного блока управлени  3 дл  формировани  импульов линейного тока записи. Помимо упавл ющего сигнала из дополнительного блока управлени  3 на формирователи 7 линейных токов nocTynaeiT разрешающий отенциал с элемента И 10, с помощью оторого вырабатываетс  сначала полоительный импульс линейного тока заiHca в накопитель 6. По окончанто поожительного импульса линейного тока записи вырабатываетс  отрицательный импульс линейного тока записи с формирователей niftiefiHotx) тока за счет поступлени  ка .элемент И 9 через элемент ИЛИ 4 управл ющих сиг налов с выхода блока управлени . 1 и разрешающего потенциала с блока формировани  цикла записи 11 . Таким образом будет выработана перва  пара импульсов линейного тока (положительный и отрйиатерьный импульс Vatchek записи). Следующа  пара импульсов линейного тока будет выработана таким же путем но очередному выходномусйтпшлу, росту пившему с дополнительного блока управлени  3. Количество пар импульсов ли- нейноГо тока записи определ етс  выходным импульсом с блока формировани  цикла записи 11, поступающим на дополнительный блок управлени  3 и прекращающим его работу. Этот же иммульс поступает через элемент ИЛИ 12 на блок управлени  1, потенциал с которого закрывает как элемент И 9 через элемент ИЛИ 4, так и элемент И 10 В режиме считывани  с блока управлени  1 на дополнительный блок управле ни  3 поступает сигнал Считывание, и вырабатываетс  сигнал на запуск формиро вателей линейногх) тока. С блока увравлени  1 поступает сигнал на элемент ИЛИ 4, с ВБКОда которого одновременно с разрешающим потенциалом с блока 11 формировани  цикла записи подаетс  сигнал на элемент И 9. При совпадении разрешаклдегр сигнала с эпемента И 9 на входах формирователей линейных токов и управл ющего импульса с дополнительного блока управлени  3 запускаютс  формирователи линейных токов 7 дл  выработки отрицательного импульса тока опроса. -Дополнительный блок управлени  содержит элемент И 13, элемент И. 14, элемент ИЛИ 15, триггер 16, триггер 17, элемент И 18, элемент И 19, элемент ИЛИ 20 и элемент задержки 21 Дотюлнительный блок управлени  функ ционирует следующим образом. В режиме считывани  по сигналу Запуск импульс с элемента И 13 через элемент ИЛИ 15 поступает на триг 17. С выхода триггера 17 управп юшЕй сигнал подаетс  через элемент ИЛИ 2-0 на элемент задержки 21, с одного из выходов которого сигнал далее через элемент И 19 поступает на 69 6 триггер 17, устанавлива  его в первоначальное состо ние. При этом с других выходов элемента задержки 21 снимают управл ющие импульсы считывани . В режиме записи с элемента И 14 управл ющий сигнал поступает на элемент ИЛИ 15 и триггер 16, С выхода триггера 16 управл ющий сигнал подаетс  на элемент И 18, а также на э емент И 19 дл  организации управл ющих импу-льсов записи. - Формула изобретени  1. Полупосто нное запоминающее устройство, содержащее накопитель, сое диненный с формировател ми разр дных токов записи, формировател ми линей ных токов и блок управлени , о т л и - ч.а ю щ е е с   тем, что, с целью -порыщени  информационнойНадежности и помехозащ5Ш1енности, в него вйедены Дополнительный блок управлени , три элемента. ИЛИ, два эпемента И, блок формировани  цикла записи к элемент задержки , причем первьгй и второй выходы блока управлени  соединены со входами дополнительного блока управлени , третий выход подсоединен к одному из входов первого элемента ИЛИ, четвер- ™й выход блока управлени  соедтшн с одним из входов второго элемеита ИЛИ и с одним из входов первого элемента И, выход которого соединен со входами формирователей линейных токов, вторые входы которых соединены с выходом второго элемента И, вход которй о подключен к выходу второго элемента ИЛИ, а третьи входы формирователей линейных токов соединены с первым вьгсодом дополнительного блока управлени , второй выход которого Подключен ко второму входу первого элемента ИЛИ, выход которого подключен к элементу задержки. соединенному с третьим входом дополнительного блока управлени  и с блоком формировани  цикла записи, выходьг которого соединены соответственно со вторыми входами первого и второго элемента И, с дополните;}ьнь1М блоком управлени  и с одним из входов третьего элемента ИЛИ, вьпСод которого соединен с блоком управлени , третий выход дополнительного блока управлени -соединен с формировател ми разр дных токов записи, а третий выход блока управлени  соединен со входом второго элемента ИЛИ.
2. 2. Попупосто нное запоминающее устройство по п. 1, о т л и ч а ю ш е ес   тем, что допопнатепьный бпок управлени  содержит четыре элемента И, два элемента ИЛИ, два триггера и элемент задержки, причем выход первого элемента И соединен с одним входов первого элементаИЛИ, второй вход которого соединен с выходом второго эпемента И и одним из входов первого триггера, а выход первого триггера соединен соответственно со входами третьего и четвертого элемента И, второй вход которого подключен к одному из выходов эпемента задержки, подсоединенного другим выходом ко входу третьего элемента Ил

   подключенного ко второму элементу ИЛИ И ко входу второго триггера, другой вход которого подсоединен к вькоду первого элемента ИЛИ, а выход - ко второму элементу ИЛИ, соединенному с элементом задержки.

   Источники информации, пршг тые во внимание при экспертизе

   1,Шигин А, Г., Дерюгин А. П, Цифровые .вычислительные машины,

   Энерги , 1975, с. 221.

   2.Петерсон М. Бортова  пам ть на элементе микробиакс со считыванием без разрушени  формации, МРП СССР, перевод № 2433 (прототип).

   дп

   9иг.г