SU442512A1 - Логическое запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к области запоминающих устройств (ЗУ).

Известно логическое ЗУ, содержащее накопитель , выполненный на ферромагнитных сердечниках с пр моугольной петлей гистерезиса , входы которого соединены с выходами формирователей разр дных и адресных токов , а выходы - с усилител ми считывани , регистр числа, входы которого подсоединены к выходам соответствующих схем «И, а выходы - к одним входам схем «И и входам схем унравлени , подсоединенным к формировател м разр дных токов, и схемы задержки , подключенные к усилител м считывани .

Недостатком известного ЗУ  вл етс  то, что оно содержит громоздкие и ненадежные элементы - схемы задержки.

Описываемое ЗУ отличаетс  от известного тем, что оно содержит схемы «НЕ по числу разр дов накопител , входы которых подключены к выходам соответствующих усилителей считывани , а выходы - к другим входам схем «И.

Это позвол ют упростить устройство и повысить надежность его работы.

На чертеже показ ана структурна  схема логического ЗУ, выполн ющего логические операции «сумма по модулю два и «логическа  равнозначность с образованием результата операций в  чейке пам ти.

Оно содержит накопитель, выполненный по одной из схем 2Д или ЗД, усилители считывани  2, схемы «НЕ 3 по числу разр дов, триггеры 4 регистра числа 5, схемы унравлени  6, формирователи разр дных токов 7, формирователи адресных токов 8, имеющие адресные входы 9.

Другие входы формирователей 8 подключены к управл ющим шинам 10 и 11. Входы схем управлени  6 подключены к управл ющим щинам 12 и 13. «Нулевые выходы триггеров 4 соединены с одними входами схем

«И 14, а «единичные - с одними входами схем «И 15. Входы схем «НЕ подключены к выходам усилителей считывани  2, а выходы- к другим входам схем «И 14 и 15. Третьи входы схем «И 14 и 15 подсоединены к управл ющим щинам 16 и 17.

Устройство работает следующим образом. При выполнении логической операции «сумма по модулю два выбранный формирователь 8 формирует импульс тока записи, а

формирователь 7 - ток запрета записи в тех разр дах, где триггеры 4 установлены в «нуль. В результате действи  адресных и разр дных токов в  чейке пам ти накопител  1 образуетс  результат поразр дной дизъюнкции двух слов: хранимого в  чейке пам ти и записанного в регистр числа 5. При этом в выбранной  чейке пам ти производитс  неремагничивание сердечников из нулевого состо ни  в единичное в тех разр дах, где в регистре числа о записана «единица, а в 5  чейке пам ти пакопител  1 хранитс  «нуль. Следовательно, па выходах усилителей считывани  2 возникают единичные сигналы, соответствующие поразр дной логической функцни «запрет от У, а ца выходах схем «НЕ Ю 3 - сигналы, соответствующие функции «импликаци  от X к У. На входы схем «И 14 подаетс  синхросигнал по шине 16, а на их выходах по вл етс  сигнал, соответствующий поразр дной «конъюнкции двух слов: хра- 15 нимого в  чейке пам ти и записанного в регистр числа 5. Код с выходов схем «И 14 записываетс  в регистр числа 5. В следующем такте осуществл етс  коррекци  результата путем считывапи  в тех 20 разр дах, где сигнал на выходах схем «И 14 соответствовал логической «единице. Дл  этого формирователь 8 вырабатывает ток считывани , который поступает в выбранные адреспые шипы пакопител  1. В тех разр - 25 дах, где выходной сигнал схем «И 14 «нулевой , считывание не производитс , так как формирователи 7 в этом случае по сигпалу, поступающбхму на шину 13, выдают в разр дные шины токи занрета считывани . Нри выполнении онерации «логическа  равнозначность в первом такте по сигпалу на шине 10 формирователь 8, как и в первом случае, вырабатывает импульс тока записи, но формирователи 7 но сигналу на шине 1235 формируют импульсы тока запрета записи в тех разр дах, где триггеры 4 установлены в состо ние «единица. В результате в  чейке пам ти образуетс  код, соответствующий результату логической операции «импликаци 40 от X к F, а па выходах усилителей считывани  2 - результат «операции Пирса. Единич30 ный сигнал на выходах схем «НЕ 3 соответствует дизъюнкции одноименных разр дов слов: записанного в регистре 5 и хранимого в  чейке пам ти. Эти сигналы подаютс  на входы схем «И 15 и, при наличии сигнала на шине 17 с их выходов на входы триггеров 4. Этот код  вл етс  результатом конъюнкдни отрицани  переменной X, хран пгейс  в регистре 5, и дизъюнкции переменных X и Y, т. е. «запрет по А . В следующем такте производитс  коррекци  путем считывани  в тех разр дах, где сигнал на выходах схем «И 15 был равен «единице, в остальных разр дах формируютс  токи запрета считывани , так как содержимое  чейки пам ти  вл етс  дизъюнкпией двух функций: «логическа  равнозначность и «запрет по X двух переменных. Предмет изобретени  Логическое запомипающее устройство, содержащее накопитель, выполненный на ферромагнитных сердечниках с пр моугольной петлей гистерезиса, входы которого соединены с выходами формирователей разр дных и адресных токов, а выходы - с усилител ми считывани , регистр числа, входы которого подсоединены к выходам соответствующих схем «И, а выходы - к одним входам схем «И и входам схем управлени , подсоединенным к формировател м разр дных токов, отличающеес  тем, что, с целью упрощени  устройства и повышени  надежности его работы , оно содежит схемы «НЕ по числу разр дов пакопител , входы которых подключены к выходам соответствующих усилителей считывани , а выходы - к другим входам схем «И.