SU832603A1 - Устройство дл контрол блоковОпЕРАТиВНОй пАМ Ти - Google Patents

Description

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля блоков оперативной памяти, содержащее , адресный блок, блок формирования данных, блок управления, счетчик, реги стры и блок сравнения [1].

Недостатком этого устройства является низкая надежность.

Наиболее близким к предлагаемому техническим решением является устройство, содержащее блок формирования теста, подключенный к блоку управления, блок контроля считанной информа- 15 ции’, первые входы которых подключены ко входу устройства, первый счетчик, один из выходов которого соединен со входом второго счетчика, блок сравнения, первый вход которого подключен 20

к.другому выходу первого счетчика, третий счетчик, вход.которого подключен к выходу второго счетчика, а выходы соединены соответственно со вторым входом блока сравнения и одним из входов блока управления, вторые входы блоков контроля считанной Лнфо]змации подключены к выходам блока сравнения и блока управления# выходы блоков контроля считанной информа2 ции соединены с другими входами блоков управления [2].

Недостатками этого устройства являются применение в нем длинных тестов, для обнаружения константных логических .неисправностей, отсутствие проверки схемы выбора кристалла полупроводникового накопителя и большие аппаратурные затраты для реализации устройства, что снижает быстродействие, точность контроля и надежность устройства.

Цель изобретения - повыпение точности контроля, быстродействия и надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля блоков оперативной памяти, содержащее формирователь тестовых сигналов, счетчик, блок управленйя, блок индикации, и схему сравнения, причем одни из входов блока индикации подключены соответственно к первому входу схемы сравнения и входу устройства, к выходу схемы сравнения и первому входу блока управления, ко второму входу схемы сравнения, выходу формирователя тестовых сигналов и контрольному выходу устройства, другие входы блока индикации подключены к адресным выходам .

устройства, один из которых соединен, со вторым входом блока управления, первый, второй и третий выходы блока управления подключены соответственно ко входу формирователя тестовых сиг’ налов, управляющемувыходу устройства и ко входу счетчика, введены блок свертки по модулю два, коммутаторы и элемент задержки, причем одни, из входов блока свертки по модулю два подключены к одним из выходов счетчика, первые входы одних из коммутаторов соединены с выходом блока свертки по модулю два, а первые входы других с. одними из входов счетчика, вторыз входы коммутаторов подключены соответственно к другим выходам счетчика, другой вход блока свертки по модулю два и третьи входы коммутаторов соединены соответственно с четвертым и с пятым выходом блока управления, выходы коммутаторов подключены соответственно к адресным выходам устройства, вход элемента задержки соединен со вторым выходом блока управления, а выход - с третьим входом схемы сравнения.

На чертеже изображена структурная схема предложенного устройства.

Устройство содержит блок 1 управления, счетчик 2>, служащий для формирования старших разрядов кода адреса, блок 3 свертки по модулю два, служащий для формирования младшего разряда кода адреса, формирователь 4 тестовых сигналов, имеющий вход 5, коммутаторы 6.1 и 6.2, имеющие выходы 7 и 8 соответственно, элемент 9 задер*' жки, блок 10 индикации, схему 11 сравнения с выходом 12, вход 13 устройства, адресные выходы 14.1 и 14.2 контрольный 15 и управляющий 16 выходы устройства. Одни из входов блока индикации 10 подключены соответственно к первому входу схемы 11 сравнения и входу 13 устройства, к выходу 12 схемы 11 сравнения и первому входу, блока¹ 1 управления, ко второму входу схемы 11 сравнения, выходу формирователя 4 тестовых сигналов и контрольному выходу 15 устройства. Другие входы блока 10 индикации подключены к адресным выходам 14,1 и 14.2 устройства, один из которых соединен со вторым входом блока 1 управления. ' Первый, второй и третий выходы блока 1 управления подключены соответственно ко. входу формирователя 4 тестовых сигналов, к управляющему выходу 16' устройства и ко входу счетчика 2.

Одни из входов блока 3 свертки по иодулю два подключены- к выходам-счетчика 2. Первые входы одних из коммутаторов 6,1 и 6.2 -соединены с выходом одних из коммутаторов- 6.1 и 6.2 соединены с выходом блока 3 свертки по модулю два, а первые входы других коммутаторов 6.1 и 6.2 с одними из выходов счетчика 2, Вторые входы коммутаторов 6.1 и 6.2 подключены соответственно к другим выходам счетчика 2. Другой вход блока 3 свертки по модулю два и третьи.входы коммутаторов 6.1 и 6.2 соединены соответствен5 но с, четвертым и с пятым выходами ,блока 1 управления. Выходы 7 и 8 коммутаторов 6.1 и 6.2 подключены соответственно к адресным выходам 14;1 и 14.2 устройства. Вход элемента 9 за|q держки соединен со вторым выходом блока 1 управления, а выход - с третьим входом схемы 11 сравнения. Адрес· ные выходы 14.1 и 14.2 устройства подключаются соответственно к адрес, н.ым входам и ко входам выбора крис¹⁵ талла контролируемого блока 17 оперативной памяти. Контрольный 15 и управляющий 16 выходы и вход 13 устройства подключены к соответствующим входам и выходу контролируемого бло20 ка.17 оперативной памяти.

Устройство работает следующим образом.

В исходном состоянии счетчик 2 устанавливается ,в нулевое состояние.

На втором и четвертом выходах блока 1 управления формируется сигнал логическая единица.

После пуска устройства в первом цикле контроля счетчик 2 и блок 3 jQ свертки по модулю два генерируют первое подмножество адресов А^, причем на выходе блока 3 свертки по модулю два формируется логический сигнал нуль, если число единиц кода счетчика 2 четно, и -логическая единица, если число единиц в коде счетчика 2 нечетно.

При этом, в зависимости от технической реализации контролируемого блока 17 оперативной памяти, в пер_вое подмножество А⁴ ячеек записывает тестовый код, содержащий единицы или нули во всех разрядах. Генерация тестового кода обеспечивается формирователем 4 тестовых сигналов. Пер45 вый цикл контроля заканчивается при появлении отрицательного фронта сигнала на. входе одного из коммутаторов 6.1, с выхода Ί которого сигнал поступает на второй вход блока 1 управ50 ления. При этом количество ячеек, в кс торых записан тестовый код, определяэтся по формуле где Ь — число разрядов в коммутаторе 6.1, блокируемых при выборе кристалла контролируемого флока оперативной памяти;

к — число разрядов в коде адреса выбора кристалла.

В начале второго цикла контроля блок 1 управления устанавливает счетчик 2 в нулевое состояние и на четвертом выходе блока 1 управления формирует логический нуль, затем с третьего выхода блока 1 управления нё вход счетчика 2 поступают импульсы, при этом счетчик 2 и блок 3 свертки по модулю два генерируют второе подмножество адресЬв А^г, причем формируется логический ноль, если число единиц кода счетчика 2 нечетно, и логическая единица, если число единиц в коде счетчика 2 четно.

Во второе подмножество ячеек записывается тестовый код, содержащий . нули (единицы) во всех разрядах.

В третьем и четвертом цикле контроля считывается информация с ячеек контролируемого блока 17 оперативной памяти в порядке ее записи, для чего на втором выходе блока 1 управления формируется логическая единица. Считанная информация сравнивается с эталонной в схеме 11 сравнения, для.чего формирователь 4 тестовых сигналов генерирует эталонные тесты, в той же последовательности, как и при записи. При несовпадении считанной информации с эталонным тестом схема 11 сравнения формирует на своем выходе 12 сигнал неисправности, который поступает в блок 1 управления и блок 10 индикации/ причем .блок 1 управления прекращает подачу импульсов на счетчик 2, а в блоке 10 индикации фиксируется и отображается информация о типе и месте неисправности.

В пятом цикле контроля единичный код записываетсяво второе А² подмножество ячеек, для чего на четвертом выходе блока 1 управления формируется логический сигнал 0, сигнал записи на втором выходе блока 1 управления и логический сигнал единица.на входе 5 формирователя 4 тестовых сигналов .

В шестом цикле контроля нулевой код записывается в первое А^ подмножество ячеек, для· чего блок 1 управления формирует логическую единицу на своем четвертом выходе и логический ноль на входе 5 формирователя 4 тестовых сигналов.

В седьмом и восьмом цикле контроля блок 1 управления обеспечивает считывание информации первого и второго подмножества ячеек в порядке записи и сравнение ее с. эталонной в схеме 11 сравнения. После успешного окончания восьмого цикла контроля заканчивается контроль схем выбора кристалла, контролируемого блока оперативной памяти, для осуществления которого потребовалось m = 4 * 2^fe* ⁴³ обращений к памяти.

Для дальнейшего контроля блока 17 оперативной памяти блок 1 управления устанавливает счетчик 2 в нулевое <

состояние, затем подает логическую единицу на третьи входы коммутатора 6, тем самым подключает к старшим разрядам кода адреса выходы счетчика 2, а к младшему разряду - выход блока.. <

остальных выходах блока 1 управустанавливаются те же сигналы, в первом цикле контроля. При

3. На ления что и этом генерируется третье подмножество адресов А^, которому принадлежат все двоичные адреса с четным числом единиц в коде. Работа устройства в девятом цикле контроля аналогична работе устройства в первом цикле контроля. В десятом цикле контроля на всех выходах, за исключением четвертого, блока 1 управления, формируются те же сигналы, что и во втором цикле контроля. При этом генерируется четвертое подмножество адресов А⁴, которому принадлежат двоичные адреса с нечетным числом единиц в коде.

Дальнейшая работа устройства в десятом - шестнадцатом циклах контроля , аналогична работе его в первых восьми циклах, за исключением того, что за20 пись и считывание тестовой информации осуществляется по третьим А^э и четвертым А^· подмножествам адресов.

Таким образом, для обнаружения кон·¹' стантных неисправностей в блоке оперативной памяти потребуется L обращений к памяти, определяемое по форму. ле

L = 4N + т ♦

Технико-экономические преимущестпредложенного устройства заключаютв том, что оно обеспечивает контва ся роль схемы выбора кристалла контролируемого полупроводникового блока оперативной памяти, за счет чего повышена точность контроля, причем для реализации предложенного устройства требуется меньше аппаратурных затрат, чем для известного, за счет чего повышены быстродействие и надежность устройства.

Claims (2)

1. Изобретение относитс  к запоминаю щим устройствам. Известно устройство дл  контрол  блоков оперативной пам тки, содержаще адресный блок, блок формировани  дан ных, блок управлени , , регистры и блок сравнени  l. Недостатком этого устройства  вл  етс  низка  надежность. Наиболее близким к предлагаемому техническим решением  вл етс  устройство , содержащее блок формировани  теста, подключенный к блоку управлени , блок контрол  считанной информации первые входы которьлх подключены ко входу устройства, первый счетчик, один из выходов которого соединен со входом второго счетчика, блок сравнени , первый вход которого подключен к.другому выходу первого счетчика, третий счетчик, вход. которого под.ключен к выходу второго счетчика, а выходы соединены соответственно со вторым входом блока сравнени  и одним из входов блока управлени , вторые входы блоков контрол  считанной нфоЕ мации подключены -к выходам блока сравнени  и блока управлени / выхо ды блоков контрол  считанной информации соединены с другими входами блоков управлени  2 . Недостатками этого устройства  вл ютс  при1 «нение в нем длинных тестов , дл  обнаружени  константных логических .неисправностей, отсутствие проверки схемы выбора кристалла полупроводникового накопител  и большие аппаратурные затраты дл  реализации устройства, что снижает быстродействие , точность контрол  и надежность устройства. Цель изобретени  - повыиение точности контрол , быстродействи  и надежности устройства. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  блоков оперативной пам тл, содержащее формирователь тестовых сигналов, счетчик, блок управлени , блок индикации, и схему сравнени , причем одни из входов блока индикации подключены соответственно к первому входу схемы сравнени  и входу устройства, к выходу схемы сравнени  и первому входу блока управлени , ко второму входу схемы сравнени , выходу формировател  тестовых сигналов и контрольному выходу устройства, другие входы блока индикации подключены к адресным выходам , устройства, один из которых соединен, со вторым входом блока управлени , первый, второй и третий выходы блока управлени  подключены соответственно ко входу формиррвател  тестовых сиг налов, управл ющемувыходу устройства и ко входу счетчика, введены блок свертки по модулю два, коммутаторы и элемент задержки, причем одни, из входов блока свертки по модулю два подключены к одним из выходов счетчика, первые входы одних из коммутаторов соединены с выходом блока свертки по модулю два, а первые входы других с . одними из входов счетчика, вторыэ входы коммутаторов подключены соответственно к другим выходам счетчика , другой вход блока свертки по модулю два и третьи входы коммутаторов соединены соответственно с четвертым и с п тым выходом блока управлени , выходы коммутаторов подключены соответственно к адресным выходам устройства , вход элемента задержки соединен со вторым выходом блока управлени , а выход - с третьим входом схемы сравнени , На чертеже изображена структурна  схема предложенного устройства. Устройство содержит блок 1 управлени , счетчик 2, служащий дл  формировани  старших разр дов кода адреса , блок 3 свертки по модулю два, служащий дл  формировани  младшего разр да кода адреса, формирователь 4 тестовых сигналов, имеющий вход 5, коммутаторы 6.1 и 6.2, имеющие выходы 7 и 8 соответственно, элемент 9 заде жки, блок 10 индикации, схему 11 сравнени  с выходом 12, вход 13 устройства , адресные выходы 14.1 и 14.2 контрольный 15 и управл квдий 16 вы-ходы устройства. Одни из входов блок индикации 10 подключены соответствен но к первому входу схемы 11 сравнени и входу 13 устройства, к выходу 12 схемы 11 сравнени  и первому входу блока 1 управлени / ко второму входу схемы 11 сравнени ,, выходу формирова тел  4 тестовых сигналов и контрольному выходу 15 устройства. Другие входы блока 10 индикации подключены к адресным выходам 14.1 и 14.2 устройства , один из которых соединен со вторым входом блока 1 управлени . Первый, второй и третий выходы блока 1 управлени  подключены соответствен но ко. входу формировател  4 тестовых сигналов, к управл к1Д «у выходу 16 устройства и ко входу счетчика 2. Одни из входов блока 3 свертки по уюдулю два подключены- к выходам-счет чика 2. Первые входы одних из коммутаторов 6,1 и 6.2 соединены с выходом одних из коммутаторов- 6.1 и 6.2 соединены с выходом блока 3 свертки по модулю два а первые входы других коммутаторов 6.1 и 6.2 с одними из выходов счетчийа 2-. Вторые входы ком мутаторов 6.1 и 6.2 подключены соответственно к другим выходам счетчика 2. Другой вход блока 3 свертки по модулю два и третьи.входы коммутаторов 6.1 и 6.2 соединены соответственно с, четвертым и с п тым выходами блока 1 управлени . Выходы 7 и 8 коммутаторов 6.1 и 6.2 подключены соответственно к адресным выходам 14;1 и 14.2 устройства.. Вход элемента 9 задержки соединен со вторым выходом блока 1 управлени т а выход - с третьим входом схемы 11 сравнени . Адресные выходы 14.1 и 14.2 устройства подключаютс  соответственно к адресным входам и ко входам выбора кристалла контролируемого блока 17 оперативной пам ти. Контрольный 15 и управл нвдий 16 выходы и вход 13 устройства подключены к соответствующим входам и выходу контролируемого блока . 17 оперативной пам ти. Устройство работает следующим образ , ом. В исходном состо нии счетчик 2 устанавливаетс  ,в нулевое состо ние. На втором и четвертом выходах блока 1 управлени  формируетс  сигнал логическа  единица. После пуска устройства в первом цикле контрол  сметчик 2 и блок 3 свертки по модулю два генерируют первое подмножество адресов А , причем на выходе блока 3 свертки по модулю два формируетс  логический сигнал нуль, если число единиц кода счетчика 2 четно, и -логическа  единица, если число единиц в коде счетчика 2 нечетно. При этом, в зависимости от технической реализации контролируемого блока 17 оперативной пам ти, в первое подмножество А  чеек записывает тестовый код, содержащий единицы или нули во всех разр дах. Генераци  тестового кода обеспечиваетс  формирователем 4 тестовых сигналов. Первый цикл контрол  заканчиваетс  при по влении отрицательного фронта сигнала на. в.ходе одного из коммутаторов 6.1, с выхода 7 которого сигнал поступает на второй вход блока 1 управлени . При этом количество  чеек, в ко торых записан тестовый код, определ зтс  по формуле Ъц-lcгде b - число.разр дов в .коммутаторе 6.1, блокируемых при выборе кристалла контролируемого 0лока оперативной пам ти; k - число разр дов в коде адреса выбора кристалла. В начале второго цикла контрол  блок 1 управлени  устанавливает счетчик 2 в нулевое состо ние и на четвертом выходе блока 1 управлени  формирует логический нуль, затем с третьего выхода блока 1 управлени  ни вход счетчика 2 поступают импульсы , при этом счетчик 2 и блок 3 свер ки по модулю два Генерируют второе подмножество адресЬв А, причем формируетс  логический ноль, есличисло единиц кода счетчика 2 нечетно, и логическа  единица, если число едини в коде счетчика 2 четно. Во второе подмножество  чеек записываетс  тестовый код, содержащий нули (единицы) во всех разр дах. В третьем и четвертом цикле контрол  считываетс  информаци  с  чеек контролируемого блока 17 оперативной пам ти в пор дке ее записи, дл  чего н-а втором выходе блока 1 управлени  формируетс  логическа  единица. Считанна  информаци  сравниваетс  с эта лонной в схеме 11 сравнени , -дл ,чего формирователь 4 тестовых сигналов генерирует эталонные тесты, в той же последовательности, как и при записи При несовпадении считанной информаци с этсшонным тестом схема 11 сравнени формирует на своем выходе 12 сигнал неисправности, который поступает в блок 1 управлени  и блок 10 индикаци причем .блок 1 управлени  прекращает подачу импульсов на счетчик 2, а в блоке 10 индикации фиксируетс  и ото ражаетс  информаци  о типе и месте неисправности, В п том цикле контрол  единичный код записываетс -во второе А подмно жество  чеек, дл  чего на четвертом выходе блока 1 управлени  формируетс логический сигнал О, сигнал записи на втором выходе -блока 1 управлени  и логический сигнал единица.на вхо де 5 формировател  4 тестовых сигналов , В шестом цикле контрол  нулевой код записываетс  в первое А подмножество  чеек, ДЛЯ чего блок 1 управлени  формирует логическую единицу на своем четвертом выходе и логический ноль на входе 5 формировател  4 тестовых сигналов, В седьмом и восьмом цикле контрол  блок 1 управлени  обеспечивает считывание информации первого и второго подмножества  чеек в пор дке записи и сравнение ее с, эталонной в схеме 11 сравнени , После успешного окончани  восьмого цикла контрол  за канчиваетс  контроль схем выбора кри сталла, контролиЬуемого блока оперативной пам ти, дл  осуществлени  которого потребовалось m 4 2 обращений к пам ти, Дл  дальнейшего контрол  блока 17 оперативной пам ти блок 1 управлени  устанавливает счетчик 2 в нулевое состо ние, затем подает логическую единицу на третьи входы коммутатора б, тем самым подключает к старшим ра р дам кода адреса выходы счетчика 2, а к младшему разр ду - выход блока, 3, На остальных выходах блока 1 управлени  устанавливаютс  те же сигналы, что и в первом цикле контрол , При этом генерируетс  третье подмножество адресов А, которому принадлежат все двоичные адреса с четным числом единиц в коде. Работа устройства в дев том цикле контрол  аналогична работе устройства в первом цикле контрол , В дес том цикле контрол  на всех выходах , за исключением четвертого, блока 1 управлени , формируютс  те же сигналы, что и -во втором цикле контрол . При этом генерируетс  четвертое подмножество адресов А , которому принадлежат двоичные адреса с нечетным числом единиц в коде, Дальнейша  pa6oTai устройства в дес том - шестнадцатом циклах контрол  аналогична работе его в первых восьми циклах, за исключением того, что запись и считывание тестовой информации осуществл етс  по третьим А и четвер-тым подмножествам адресов. Таким образом, дл  обнаружени  стантных неисправностей в блоке оперативной пам ти потребуетс  L обращений к пам ти, определ емое по формуле L 4N + m Технико-экономические преимущества предложенного устройства заключаютс  в том, что оно обеспечивает контроль схемы выбора кристалла контролируемого полупроводникового блока оперативной пам ти, за счет чего повьшена точность контрол , причем дл  реализации предложенного устройства требуетс  меньше аппаратурных затрат, чем дл  известного, за счет чего повышены быстродействие и надежность устройства. Формула изобретени  Устройство дл  контрол  блоков оперативной пам ти, содержащее формирователь тестовых сигналов,счетчик, блок управлени , блок индикации и схему сравнени , причем одни из входов блока индикации .подключены соответственно к первому входу схемы сравнени  и входу устройства, к выходу схемы сравнени  и первому входу блока управлени , ко второму входу схемы сравнени , выходу формировател  тестовых сигналов и контрольному выходу устройства, другие входы блока индикации подключены к адресным выходам устройства, один из которых соединен со -вторым входом блока управлени  , первый, второй и третий выходы блока управлени  подключены соответственно ко входу формировате  тестовых сигналов, к управл ющеу выходу устройства, и ко входу счетчика , отличающеес  тем, что, с целью повышени  точности контрол , быстродействи  и надежности устройства, оно содержит блок свертки по модулю два, коммутаторы и элемент задержки,; причем одни из входов блока свертки по модулю два подключены-к одним из выходов счетчика, перЬые входы одних из коммутаторов соединены с выходом блока свертки по модулю два, а первые входы других - с одними из выходов счетчика, вторые входы коммутаторов подключены ,;соответ ственно к другим выходам.счетчика, другой вход блока свертки по модулю два и третьивходы коммутаторов соедиваны соответственно с четвертым и с п тым выходами блока управлени , выходы коммутаторов подключены соответственно к адресньш выходам устройства , вход элемента задержки соединен со вторым выходом блока управлени , а выход - с третьим входом схемы сравнени  . . Источники информации, прин тые во внимание при экспертизе 1ч Авторское свидетельство СССР 601762, кл. G 11 С 29/00, 1978.
2. 2. Авторское свидетельство СССР 615546, кл. G 11 С 29/00, 1978 (прототип).