SU410467A1 - - Google Patents

Description

1

Изобретение относитс  к области запоминающих устройств.

Известно устройство дл  контрол  магнитных тонкопленочных матриц, содержащее генератор тактовых импульсов, подключенный ко входу счетчика разрушающих импульсов, выход которого подсоединен ко входу триггерного счетчика адреса, соединенного с пересчетным триггером, триггер контрол , подключенный к блоку управлени  разр дным током, первую схему «ИЛИ, входы которой подсоединены к последнему триггеру счетчика адреса и пересчетному триггеру, а выход - к блоку управлени  коэффициентом пересчета, две схемы «И, входы которых св заны с выходами последнего триггера счетчика адреса и триггера контрол  четности адресов, а выходы - со входами второй схемы «ИЛИ, и блок контрол , подсоединенный к матрице.

Однако в таком устройстве врем , затрачиваемое на контроль одной матрицы, значительно . Это врем  определ етс  числом запоминающих элементов в контролируемой матрице и числом разрушающих обращений к соседнему адресу, которое выбираетс  от 10 до 10 раз.

Описываемое устройство отличаетс  от известного тем, что оно содержит дешифратор зоны, входы которого подключены к предпоследним триггерам счетчика адреса, запускающии вход - к генератору тактовых импульсов , а выходы соответственно к одним входам дополнительно введенных га схем «ИЛИ

/  

(/г, - , где т

число запоминающих  че4

ек в матрице), дополнительную схему «И, один вход которой подключен к генератору тактовых импульсов, другой через схему «НЕ - к выходу первой схемы «ИЛИ, а выход - к другим входам дополнительных схем «ИЛИ, п дешифраторов адреса, входы первых разр дов которых подсоединены к выходу второй схемы «ИЛИ, входы остальных разр дов - к первым триггерам счетчика адреса, запускающие входы - к выходам соответствующих дополнительных схем «ИЛИ, а выходы - к выходным шинам устройства .

Это позвол ет повысить быстродействие устройства.

На чертеже изображена блок-схема устройства (дл  п 2).

Устройство содержит генератор тактовых импульсов 1, счетчик разрушающих импульсов 2, триггерный счетчик адреса 3, пересчетный триггер 4, триггер контрол  5, выход 6 которого подсоединен к блоку управлени  разр дным током 7, контролируемую матрицу 8, блок контрол  9, первую схему «ИЛИ 10, блок управлени  коэффициентом пересчета И, триггер контрол  четности адресов 12, блок инвертировани  13, содержащий две схемы «И 14 и 15 и вторую схему «ИЛИ 16. Шина 17 св зывает нулевой выход последнего триггера регистра адреса со схемой «И 15 и со схемой «ИЛИ 10, шина 18 св зывает единичный выход пересчетного триггера 4 со схемой «ИЛИ 10 и блоком управлени  разр дным током 7. Устройство содержит также схему «НЕ 19, , дополнительную схему «И 20, дешифратор зоны 21, две схемы «ИЛИ 22 и 23 и два дешифратора адреса 24 и 25. Выход генератора тактовых импульсов 1 is соединен со счетчиком разрушаюших импульсов 2, блоком управлени  разр дным током 7, схемой «И 20 и дешифратором зоны 21. Счетчик адреса 3 подсоединен к пересчетному триггеру 4. Единичный выход последнего 20 триггера счетчика адреса 3 подключен к схеме «И 14 и блоку управлени  разр дным током 7, нулевой - к первой схеме «ИЛИ 10 и к схеме «И 15, предпоследний разр д подключен к дешифратору зоны 21, осталь- 25 ные разр ды - к дешифраторам адреса 24 и 25. Выход пересчетного триггера 4 подсоединен к триггеру контрол  четности адресов 12. Выход схемы «ИЛИ 10 подсоединен к входу схемы «НЕ 19. Блок управлени  коэффици- зо ентом пересчета 11 подключен к счетчику разрушающих импульсов 2. Схемы «И 14 и 15 подсоединены ко второй схеме «ИЛИ 16. Выходы схемы «ИЛИ 16 св заны с входами первых разр дов дещифраторов адреса 24 и 35 25. Выход схемы «НЕ 19 подключен к дополнительной схеме «И 20, выход которой подсоединен к схемам «ИЛИ 22 и 23. Выходы дешифратора зоны 21 подключены к схемам «ИЛИ 22 и 23, выходы которых подсоедине- 40 ны к дешифраторам адреса 24 и 25. Выходы дешифраторов адреса 24 и 25 подключены к выходным шинам 26 и 27, св занным с соответствующими зонами контролируемой матрицы 8. Контролируема  матрица 8 подключена 45 к блоку контрол  9. Устройство работает следующим образом. В исходном положении все триггеры устройства наход тс  в нулевом состо нии. Ноэтому высокий потенциал на нулевом выходе по- 50 следнего триггера счетчика адреса 3 по шине 17 через схему «ИЛИ 10 поступает на блок управлени  коэффициентом пересчета И, который при высоком потенциале на входе отключает счетчик разрушающих импульсов 2, 55 и импульсы от генераторов тактовых импульсов 1 поступают непосредственно на счетчик адреса 3. В этом случае дешифратором зоны 21 через схемы «ИЛИ 22 или 23 производитс  запись «О последовательно во все нечет- 60 ные адреса контролируемой матрицы 8 дл  одного разр да. После установки последнего триггера счетчика адреса 3 в «1 на шинах 17 и 18 устанавливаетс  низкий потенциал, и на входе блока управлени  коэффициентом пересче- 65 5 10 та 11 и схемы «НЕ 19 устанавливаетс  низкий потенциал. В этом случае включаетс  счетчик разрушаюших импульсов 2, и с выхода схемы «НЕ 19 на вход схемы «И 20 поступает высокий потенциал. Импульсы от генератора тактовых импульсов 1 проход т через схему «И 20, схемы «ИЛИ 22 н 23 тл поступают на запуск одновременно двух дешифраторов адреса 24 и 25. В этом режиме в четные адреса контролируемого разр да в разных его зонах поступают одновременно два разрушающих адресных тока с двух дешифраторов адреса 24 и 25. После установки пересчетного триггера 4 в «1 счетчик разрушающих импульсов 2 отключаетс , на входе схемы «И 20 по вл етс  низкий потенциал, и происходит последовательное считывание подвергнутой разрушению информации в нечетных адресах контролируемого разр да матрицы 8, и подготовка четных адресов к однократной записи «О. Величина сигнала «О в нечетных адресах, подвергнутых разрушению, контролируетс  блоком контрол  считанных сигналов 9. На следующем этапе триггер контрол  четности адресов 12 устанавливаетс  в «1. Это приводит к установлению на выходе схемы «ИЛИ 15 инвертированного значени  единичного выхода последнего триггера считчика адреса 3. В этом случае происходит запись «О уже в четные адреса разр да, и повтор етс  весь цикл контрол  дл  четных адресов разр да. Носле устаповки триггера контрол  единичное состо ние инвертируетс  пол рность разр дных токов, и аналогично выполн етс  контроль хранени  «1 элементами разр да. Иредмет изобретени  Устройство дл  контрол  йагнитных тонкопленочных матриц, содержащее генератор тактовых импульсов, подключенный ко входу счетчика разрушающих импульсов, выход которого подсоединен ко входу триггерного счетчика адреса, соединенного с пересчетным триггером, триггер контрол , подключенный к блоку управлени  разр дным током, первую схему «ИЛИ, входы которой подсоединены к последнему триггеру счетчика адреса и пересчетному триггеру, а выход - к блоку управлени  коэффициентом пересчета, две схемы «И, входы которых св заны с выходами последнего триггера счетчика адреса и триггера контрол  четности адресов, а выходы - со входами второй схемы «ИЛИ, и блок контрол , подсоединенный к Матрице, отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит дешифратор зоны, входы которого подключены к предпоследним триггерам счетчика адреса, запускаюший вход - к генератору тактовых импульсов, а выходы соответствен5

одним

входам дополнительно ввеI т (п «ИЛИ (« . - , где т - п схем

число запоминающих  чеек в матрице); дополнительную схему «И, один вход которой подключен к геиератору тактовых импульсов , другой через схему «НЕ - к выходу первой схемы «ИЛИ, а выход - к другим входам дополнительных схем л дешифраторов адреса, входы первых разр дов которых подсоединены к выходу второй схемы «ИЛИ, входы остальных разр дов - к первым триггерам счетчика адреса, запускающие входы - к выходам соответствующих дополнительных схем «ИЛИ, а выходы - к выходным щинам устройства.