SU881862A1 - Посто нное запоминающее устройство - Google Patents

Description

(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕУСТРОЙСТВО

1

Изобретение относитс  к вычислительной технике и предназначено дл  хранени  программ.

Известно посто нное запоминающее устройство (ПЗУ), в котором информаци  представлена в двоичном коде, содержащее схему адресации, информационную шину и транзисторную матрицу , ксокдый столбец которой содержит шину считывани  и шину констант, а кажда  строка - адресную шину. В зависимости от наличи  или отсутстви  соединени  транзистора с шиной константы определ етс  значение записанной в данную  чейку информации 12.

Наиболее близким техническим решением к предлагаемому  вл етс  ПЗУ, содержсвдее матричный накопитель, первый вход каждого запоминающего элемента которого подключен к соответствующему выходу первого адресного дешифратора,.выход каждого запоминающего элемента соединен с шиной считывани , и второй адресный дешифратор (генератор констант). Значение хранимой в каждом запоминающем элементе ( чейке) ПЗУ информации определ етс  наличием или отсутствием соединени  второго входа этой  чейки с шиной константы (землей). ТаКИМ образом, данное ПЗУ может хранить по одному биту в  чейке Г2,

Недостатком данных ПЗУ  вл етс  мала  информационна  емкость устройства .

Цель изобретени  - повышение информационной емкости устройства.

Поставленна  цель достигаетс  тем, что в ПЗУ введен формирователь

10 двоичных последовательных кодов, входы которого соединены с выходами генератора констант, а каждый из выходов - со. вторым входом соответствующего запоминающего элемента. Кро15 ме того, формирователь двоичных последовательностей кодов содержит группу элементов ИЛИ, причем первые входы элементов ИЛИ групп и вторые входы элементов ИЛИ первой группы

20 подключены ко входам формировател  двоичных последовательных кодов, а вторые входы элементов ИЛИ второй группы - к соответствующим выходгил элементов ИЛИ первой группы, выходы

25 элементов ИЛИ групп подключены к выходсш формировател  двоичных последовательных кодов.

На фиг. 1 изображена структурна  схема предлагаемого ПЗУ дл  случа 

30 хранени  двух бит в каждой  чейке

на фиг. 2 - структурна  схема одного из вариантов генератора констант и формировател  двоичных последовательных кодов.

Устройство (фиг, 1) содержит адресный дешифратор 1, матричный нако1питель 2, состо щий из запоминающих элементов 3, объединенных в группы (столбцы), генератор 4 констант, формирователь 5 двоичных последовательных кодов, шины 6 констант, шины 7 считывани , шины 8 адресации (строки Генератор 4 констант (фиг. 2) состоит из двухразр дного (в общем случае К-разр дного) циклического двоичного счетчика 9 и стробируемого дешифратора 10, имеющего входы 11 и выходы 12 Формирователь 5 двоичных последовательных кодов содержит две группы (первую 13 и вторую 14) двухвходовых элементов 15 ИЛИ, имеющих шины б констант . Дл  записи информации запоминающий элемент 3 подключаетс  к соответствующей шине константы. В каждой строке матрицы к шине 8 адресации в каждом столбце подключаетс  не более одного запоминающего элемента 3. Шины 7 считывани  всех запоминающих элементов каждого столбца объединены На фиг. 1 показан один из возможных вариа(тов подключени  к шинам 6 констант запоминающих элементов 3.

Устройство работает следующим образом.

Дешифратор 10 {фиг. 2) последовательно декодирует каждое состо ние счетчика 9. Сигналы с выходов12 упом нутого дешифратора поступают на входы элементов 15 ИЛИ формировател  5 двоичных последовательных кодов. Элементы 15 ИЛИ условно объединены в две группы. В первой группе 13 непосредственно из сигналов дешифратора 10 формируютс  последовательные двоичные комбинации (константы) ООН ОНО, 1100, 0101, 1010 и 1001. Во второй группе 14 из сигналов дешифратора 10 и элементов ИЛИ первой группы формгруютс  константы 0111, 1110, 1011, 1101 и 1111, Остальные константы 0001, 0010, 0100 и 1000 получаютс  кепосредственно с выходов генератора 4 констант. Одна из шин б констант 0000 или 1111 может отсутствовать , так как запоминающий элемент 3 на выходе всегда имеет либо О, либо 1. Поэтому в формирователе 5 константа 0000 не формируетс .

Все упом нутые двоичные комбинации (их в общем случае 2 - 1) циклически повтор ютс  на соответствующих шинах 6 констант, поступа  на входы подключенных к ним запоминающих элементов 3 (фиг. 1). При считывании информации из ПЗУ сигнал с адресного дешифратора 1 по одной из шин 8 поступает на адресные входы подключенных к этой шине запоминающих элементов 3 всех столбцов, разреша  сигналу с

соответствующей шины б пройти на выход устройства (шину 7 считывани ). В каждый такт считываетс  один бит К-разр дного последовательного двоичного кода.

В каждом столбце матричного накопител  2 в рассмотренном ПЗУ хранитс  К х М бит информации (где М - число адресных шин). Число запоминающих элементов при этом равно М, В традиционных двоичных ПЗУ дл  хранени  К и М бит информации необходимо К х М зaпoминaющиk элементов.Если число столбцов равно N, то всего в рассмотренном ПЗУ может хранитьс  К х М х N бит при числе запоминающих элементов, равном М X N (в двоичном ПЗУ такой же емкости необходимо К х М х N запоминающих элементов,т.е. в К раз больше)

Таким образом, в предложенном ПЗУ достигаетс  повышение в К раз информационной емкости устройства без увеличени  числа запоминающих элементов. В результате этого снижаетс  стоимость , габариты, вес, а также повышаетс  Надежность ПЗУ. Эффект особенно ощутим при большом числе к и больших массивах пам ти.

Claims (2)

1.Посто нное запоминающее устройство , содержащее матричный накопитель , первый вход каждого запоминающего элемента которого подключен к соответствующему выходу адресного дешифратора, выход каждого запоминающего элемента соединен с шиной считывани , и генератор констант, отличающеес  тем, что, с целью повышени  информационной емкости устройства, в него введен формирователь двоичных последовательных кодов , входы которого соединены с выходами генератора констант, а каждый из выходов - со вторым входом соответствующего запоминающего элемента.

2.Устройство по п. 1, отличающеес  тем, что формирователь двоичных последовательных кодов содержит группу элементов ИЛИ, причем первые входы элементов ИЛИ групп и вторые входы элементов ИЛИ первой группы подключены ко входам формировател  двоичных последовательных кодов, а вторые входы элементов ИЛИ второй группы - к соответствующим выходам элементов ИЛИ первой группы, выходы элементов ИЛИ групп подключены к выходам формировател  двоичных последовательных кодов.

Источники информации, прин тые во внимание при экспертизе

1.Хилбурн Д., Джулич П. МикроЭВМ и микропроцессоры. М., Мир, 1979, с. 102.

2.Брик Е.А. Техника ПЗУ. М., 5 Советское радио, рис. 2.13.