SU1080214A1 - Посто нное запоминающее устройство - Google Patents

Abstract

1. ПОСТОЯННОЕ 3AnOMHHAR»lEE УСТРОЙСТВО, содержащее накопитель и дешифратор адреса, входы которого  вл ютс  адресными входами устройства, а выходы соединены с адресными шинами накопител  и входами соответ- ствуивдих элементов ИЛИ первой группы, выходы которых подключены к управл ющим входам элементов И соответствующих групп, выходы которых соединены с соответотвук дими входами элементов ИЛИ второй группы, регистр числа, отличающеес  тем, что, с целью упрощени  устройстваи повышени  его надежности путемуменьшени  числа  чеек пам ти, необходимых дл  хранени  одного бита информации, выходы элементов ИЛИ второй группы подключены к соответ- ствукицим входам регистра числа, установочные входы которого соединены с адресным входом старшего разр да адреса дешифратора адреса, разр дные шины накопител  соединены с входами элементов И соответствующих групп в соответствии с формулойM=(S-«-P|modn ,где М - номер выходной строки накопител ; 5 - номер элемента И

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в устройствах хранени  дискретной информации и при построе нии модулей специализированных процессоров , а также в устройствах защиты , шифровани  и передачи информации . Известно запоминающее устройство с хранением фиксированной информации , содержащее дешифратор адреса, элементы И, входы которых подключены к соответствующим выходным шинам накопител , а их выходы поразр дно соединены с входами группы элементо ИЛИ 1. Недостатком этого устройства  вл етс  сложность, обусловленна  наличием большого числа запоминающих элементов в накопителе, что приводи также к снижению информационной емкости устройства и надежности его работы. Наиболее близким к предложенному по технической сущности  вл етс  посто нное запоминающее устройство, содержащее дешифратор адреса, входы которого подключены к адресным шинам накопитель, в пересечении входных и выходных шин которого расположены запоминающие элементы, группу элементов ИЛИ, входы которых поразр дно соединены с выходами элементов И соответствующих групп, управл ющие входы которых подключены к выходам элементов ИЛИ, входы которых соединены с соответствующими выходами дешифраторов адреса, подключенными к входным шинам накопител , и регист числа 23. Известное устройство не позвол е производить дальнейшее упрощение накопител  и повышение информационной емкости и надежности устройства на основе метода поразр дного обрат ного кодировани . В накопителе такого устройства дл  хранени  одного бита информации требуетс  один запоминающий элемент, а при хранении полупосто нной информации требуетс  использование одного запоминающего элемента на каждый бит хранимой информации . Преобразование кодов слов информации с преобладающим количест вом нулей, хран щихс  в накопителе, в коды слов с преобладаквдим количеством единиц производитс  путем дополнительной поразр дной записи кодов единиц в определенные разр ды считанных из накопител  слов информации . Дополнительна  поразр дна  запись единиц к считанным из накопител  словам осуществл етс  путем распределени  каждого выхода дешифратора адреса по входам элементов ИЛИ адресной части устройства, что требует больших затрат оборудовани  При хранении всех наборов кодов определенной разр дности схема такого устройства тер ет свои преимущества по затратам оборудовани  по сравнению с обычной схемой посто нного запоминакхцего устройства с хранением информации без использовани  поразр дного метода обратного кодировани . Все это усложн ет устройство , что приводит к снижению его надежности и преп тствует повышению его информационной емкости. . Целью изобретени   вл етс  упрощение устройства и повышение его информационной емкости путем уменьшени  числа  чеек пам ти, необходимых дл  хранени  одного бита информации . Поставленна  цель достигаетс  тем, что в посто нном запоминающем устройстве, содержащем накопитель и дешифратор адреса, входы которого  вл ютс  адресными входами устройства , а выходы соединены с адресными шинами накопител  и входами соответствующих элементов ИЛИ первой группы , выходы которых подключены к управл ющим входам элементов И соответствующих групп, выходы которых соединены с соответствукадими входами элементов ИЛИ второй группы, регистр числа, выходы элементов ИЛИ второй группы подключены к соответствующим входам регистра числа, установочные входы которого соединены с адресным входом старшего разр да адреса дешифратора адреса, разр дные шины накопител  соединены с входами элементов И соответствующих групп в соответствии с формулой М (S + Р) rood п, где М - номер выходной строки накопител ; S - номер..элемента И (,1,2,... ...,п-1), Р 0,1,2,...,п-1; п - разр дность хранимых слов. В накопителе, содержащем в пересечении адресных и разр дных шин элементы пам ти, входы п-1 элементов пам ти, расположенных в каждой строке, начина  с второго элемента, соединены с входами п-1 элементов пам ти последующей строки, начина  с первого элемента. На чертеже представлена функциональна  схема предложенного устройства . Устройство содержит дешифратор адреса 1, входы которого подключены к адресным шинам 2, накопитель 3, в пересечении входных 4 и выходных 5 шин которого расположены запоминаквдие элементы 6, элементы ИЛИ 7 первой группы, элементы И 8 соответствукнцих групп, элементы ИЛИ 9 второй группы и регистр 10 числа, состо щий из счетных триггеров 11. Выходы дешифратора адреса 1 подключены , к соответствукадим входным шинам 4 накопител  3 и к входам соответствующих элементов ИЛИ 7 перво группы, выходами соединенных с управл ющими входами элементов И 8 соответствующих групп, выходы которых поразр дно соединены с соответствующими входами элементов ИЛИ 9 второй группы, выходы которых пораз р дно подключены к счетным входам триггеров 11 регистра 10 числа, еди ничные входы триггеров которого сое динены с адресной шиной старшего разр да адреса 2, Накопитель устройства содержит р- выходных шин и по п запоминающих эли-1ентов в каждой строке. При этом входные шины, объедин ющие запоминающих элементов предыдущей стр ки накопител , начина  со второго элемента, и запоминающих элементов очередной строки накопител , начина  с первого элемента, проложе ны со сдвигом вправо с шагом на оди запоминающий элемент. Выходные шины накопител  скоммутированы на информационные входы элементов И в соответствии с формулой М {S + Р) mod п, где М - номер выходной шины накопител ; S - номер элемента И. (S 0,l,2,3,..n-:i) ; Р 0,1,2,3, ..., n-1 ; п - разр дность хранимых слов. Така  организаци  накопител  позвол ет во всем его объеме хранит информацию в сжатой форме так, что каждое очередное сжатое слово отли чаетс  от предыдущего значением од ного разр да, а данное соединение выходных шин накопител  с информационными входами элементов И 8 обе печивает на выходе п .элементов ИЛИ сдвиг п-разр дного i-ro слова отн сит(ельно (i-l)-ro на один разр д вправо. В накопителе устройства хран тс пр мые коды слов информации, записанных в сжатой форме, другие комб нации слов могут быть образованы путем инверсий. Так, например,при рассмотрении всех возможных четыре разр дных кодовых комбинаций оказы ваетс , что кодовые комбинации 0000, 0001, 0010, 0101, 1011, ОНО, 1100, 1000 можно рассматривать как комбинации 1111, 1110, 1101, 1010, 0100, 1001, ООН, 0111. Отсюда следует, что дл  хранени  половины комбинаций слов запоминающие элементы не нужны, так как они могут быть сформированы из комбинаций слов, записанных в пр мом коде. Следовательно, кодам слов, хран щихс  в накопителе, будут соответствовать адреса, содержащие в старшем разр де нуль, а кодам слов, образуемым путем инверсий, соответствуют адреса, содержгицие в старшем разр де адреса единицу. Устройство работает следующим образом. После расшифровки адреса (старший разр д адреса содержит О) на соответствук цем выходе дешифратора возникает сигнал, который возбуждает определенную входную шину накопител , а через соответствующий элемент ИЛИ 7 первой группы открывает определенный элемент ИВ. При этом считываетс  пр мой код слова, хран щегос  в запоминающих элементах , охваченных возбужденной входной шиной накопител . Считанное слово через открытый элемент И 8 и г элементов ИЛИ 9 второй группы поступает на счетные входы триггеров 11 регистра 10 числа. При формировании обратных кодов слов (старший разр д адреса содержит ) сигналом логической единицы старшего разр да адреса устанавливаютс  в триггеры всех разр дов регистра 10 числа. Одновременно расшифровываетс  згщанный гщрес и аналогичным образом считываетс  из накопител  соответствующее слово, после-занесени  которого по счетным входам триггеров 11 на регистр 10 числа в нем образуетс  обратный код этого слова. Технико-экономический эффект от использовани  предложенного устройства заключаетс  в упрощении устройства и повышении его информационной емкости и надежности в результате уменьшени  числа запоминающих элементов в накопителе при хранении в нем одного и того же объема информации и уменьшени  количества входов в элементах ИЛИ адресной части устройства , так как исключена дополнительна  поразр дна  запись единиц в определенные разр ды считанных из накопител  слов.

Claims (2)

1. ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее накопитель и дешифратор адреса, входы которого являются адресными входами устройства, а выходы соединены с адресными шинами накопителя и входами соответствующих элементов ИЛИ первой группы, выходы которых подключены к управляющим входам элементов И соответствующих групп, выходы которых соединены с соответствующими входами элементов ИЛИ второй группы, регистр числа, отличающееся тем, что, с целью упрощения устройства и повышения его надежности путем уменьшения числа ячеек памяти, необходимых для хранения одного бита информации, выходы элементов ИЛИ второй группы подключены к соответствующим входам регистра числа, установочные входы которого соединены с адресным входом старшего разряда адреса дешифратора адреса, разрядные шины накопителя соединены с входами элементов И соответствующих групп в соответствии с формулой

A\=(S + P)modn ₍ где М - номер выходной строки накопителя;

5 - номер элемента И (S=0,l,2,..

• · ·,п — 1) Р~ 0,1,2,. . .,п—1; и - разрядность хранимых слов.

2. Устройство по π. 1, отличающееся тем, что в накопителе, содержащем в пересечении адресных и разрядных шин элементы памяти, входы п-ί элементов памяти, расположенных в каждой строке, начиная с второго элемента, соединены с входом (η-l) элементов памяти по следующей строки, начиная с первого элемента.