SU1283860A2 - Запоминающее устройство с коррекцией информации - Google Patents

Description

м

Изобретение относитс  к вычислительной технике, в частности к запоинающим устройствам, и может быть использовано при создании быстродействующих запоминающих устройств по- с вышенной надежности.

Цель изобретени  - повьппение быст-- родействи  устройства.

На фиг,1 изображена функциональна  схема предлагаемого устройства; на fO фиг,2,3 - функциональные схемы блока обнаружени  ошибок и блока приоритета Соответственно,

Устройство содержит (фиг, 1) нако- питель 1 с информационными 2, адресными 3 и управл ющими 4 входами, коммутатор 5, первый регистр 6 с информационными входами 7, предназначенный дл  хранени  признаков ошибок, триг- „ гер 8 с выходом 9, блок 10 кодировани  информации, второй регистр 11 с инверсными выходами 1Й, предназначенный дл  хранени  кодового слова, первый 13 и второй 14 элементы И, а 25 также элемент НЕ 15, На фиг,1 обозначены установочный вход 16, управ- л кЯций выход 17, информационный выход 18 и вход 19, управл ющие вход 20 и выход 21 сигналов прерывани  JQ устройства, вход 22 разрешени  записи и вход 23 разрешени  считывани  первого регистра. Кроме того, устройство содержит блок 24 сравнени  с одними из входов 25, Св занными с выходами второго регистра 11, блок 26 суммировани  сигналов ошибок с одни- ми из входов 27 и блок 28 обнаружени  ошибок, первые входы 29 и выхо- ды 23 ::оторого соединены с соответст- Q вующими выходами и вводами первого регистра 6, Устройство содержит также первый 30 и второй 31 дешифраторы, предназначенные дл  декодировани  первого и второго признаков ошибок ; соответственно, входами соединенные с другими выходами 32 регистра 6 и выходами блока 24 соответственно, формирователь 33 сигналов ошибок, посто нный накопитель 34 с входами 35, блок 36 приоритета, вхсды 37 которого соединены с выходами блока 24, первый блок 38 коррекции ошибок с входами 39 и 40, соединенный соответственно с выходами накопител  1 и выходами вто- iporo дешифр атора 31, второй блок 41 ;коррекции ошибок с выходами 42 и 43, подключенными соответственно к выходам блока 38 и первого дешифратора

35

50

55

5 Q Q

5

0

5

30, выходы 44 и 45 второго блока 41 коррекции соединены с соответствующими входами третьего регистра 46, выход которого соединен с одним входом 47 второго коммутатора 48, второй вход 49 которого св зан с одним выходом накопител  1, а управл ющий вход 50 - с выходом третьего элемен- та И 51 и третьим управл ющим выходом устройства, входы элемента И 51 подключены к третьему выходу 52 блока 28 и выходу 9 триггера 8,

Блок обнаружени  ошибок содержит (фиг,2) четвертый 53 и п тый 54 элементы И, элемент ИЛИ 55 и сумматор 56 по модулю два.

Блок приоритета содержит (фиг,3) элементы И 57,

Устройство работает следующим образом .

Посто нный накопитель 34 хранит признаки единичных ошибок в любом из разр дов считываемого слова из накопител  1,

В. режиме записи информации устройство работает обычным образом.

Данные, поступающие по входам 19 (фиг,1), дополненные нулевым символом на входе 20, поступают на входы блока 10, который кодирует информацию кодом Хемминга с кодовым рассто нием d 4 и выдает на свои.выходы кодовое слово, которое помещаетс  через первый коммутатор 5 в накопитель 1 по адресу на входах 3, При этом на выходе 9 триггера 8 присутствует нулевой сигнал,

В режиме считывани , задаваемым ccf- ответствующим сигналом на входе 4 накопител , выходные данные с выходов накопител  1 подаютс  на блок 33 и одновременно на входы регистра 11 (на одном из входов регистра - нулевой сигнал, разрешающий запись в этот регистр ) , блока 24 и блока 38, При наличии ошибки ее признак вырабатываетс  на выходах 27 блока 33,

При первоначальном по влении однократной t 1 ошибки вычисленный признак не равен нулю и имеет нечетный вес, о чем свидетельствует единичный сигнал на выходе сумматора (фиг,2), При этом регистр 6 вырабатывает нулевой сигнал на выходе 29, а блок 28 вырабатывает на выходах 17 и 23 нулевые сигналы, которые запрещают выдачу нулевого признака из регистра 6 на выходы 32 и перезапись инверсного елова с выходов 12 регистра 11 в накопитель 1, поскольку триггер 6 остаетс  в нулевом состо нии. Одновременно на выходе 22 элемента И 14 устанавливаетс  нулевой сигнал, запрещающий за- пись из блока 34 признака ошибки в регистр 6, тем самым на выход блока 26 поступает без изменени  вычисленный блоком 33 признак ошибки, который дешифрируетс  блоком 31 и производит исправление в блоке 38 первой по вившейс  ошибки. Исправленные информационные символы поступают через вход 4 без изменени  на входы регистра 46,

состо ние и тем самым разрушает запись инверсного слова с выходов 12 регистра 11 в накопитель 1, Затем производитс  контрольное считывание инверсно хранимого слова и сравнение его в блоке 24 с пр мым словом, хранимым в регистре 11,

При этом возможны следующие три случа :

1. Две ошибки в пр мом слове воз- никли из-за отказа и сбо  элементов пам ти, В этом случае на одном из выходов блока 24, соответствующем от

При этом, поскольку считываемое слово t5 казадшему разр ду, по витс  единичке инвертировалось ранее, то на выходе 44 блока 41 присутствует нулевой сигнал, который оставл ет без изменений сигналы с входов 45- блока 41, Эти сигналы без изменени  поступают на входы коммутатора 48, так как на его управл ющем входе 50 - нулевой символ В случае, если в считываемом слове нет ошибки, т,а, вычислеиньй блоком 33 признак ошибки равен нулю, то на выходах элемента ИЛИ 55 (фиг,2) и элементов И 53 и 54 блока 28 устанавливаютс  нулевые сигналы, которые запрещают запись инверсного слова с выходов 12 регистра 11 (фиг,1) через коммутатор 5 в накопитель 1 и считывание признака ошибки из регистра 6, Нулевые сигналы на входах элемента И 51 устанавливают на его входе 50 сигнал логической единицы, который разрешает запись в коммутатор 48 информации непосредственно с выходов накопител  (записыватьс  могут только информационные биты кодового слова , который в режиме бьши на входах 19 устройства), мину  цепь, состо щую из блоков 26, 31, 38, 40 и 46, Одновременно единичный символ сигнализи

35 решит запись признака единичной ошибки отказавшего разр да из накопител  34 в регистр 6, Кроме того, поскольку в считываемом инверсном слове содержитс  одна ошибка из-за сбо  элемента пам ти накопител , то на выходе 23 блока 28 сформируетс  нулевой сигнал, который запретит вьщачу признака единичной ошибки из регистра 6, Поэтому на выходы блока 26 поступит без измерует процессору (не показан) о том, что устройство готово к выполнению 45 ненд  признак единичной ошибки, сфор- следующей команды о-записи или считы- мированный блоком 33, который, де- вани  необходимого слова,

В случае, когда в считываемом из накопител  1 слове впервые по вл ютс  две ошибки, на что указывает нуле-50 блок 41 без изменени  на входы ревой сигнал на выходе 29 регистра, 6 и гистра 46, При этом, поскольку считы- ненулевой признак ошибки на выходах 27 блока -33, то на выходе 17 блока 28 по вл етс  единичный сигнал. Этот

сиг нал поступает на выход 17 и указы-55 46 значени  сигналов с входов 45 на вает на необходимость разрешени  цик- , противоположные значени . Таким об- ла считывани . Одновременно этот сиг- разом, произойдет исправление двух нал проход  через элемент НЕ 15, ус- ошибок в хранимой информации, выз- танавливает триггер 8 в единичное ванных сбоем и отказом элементов пашифриру сь дешифратором 31, исправит ошибку в блоке 38, Исправленные информационные символы поступ т через

ваемое слово хранитс  инвертированным , на выходе блока 41 - единичный сигнал, который изменит в регистре

20 30

ный сигнал, поскольку отказавший элемент пам ти находитс  в одном и том же состо нии независимо от записываемой в него информации. Этот единичный сигнал спросит соответствующее слово в накопителе 34, в результате чего на входы 7 регистра 6 поступит дл  записи признак единичной ошибки отказавшего разр да. Одновременно,

поскольку на выходах 27 блока 33 присутствует ненулевой признак единичной ошибки в инверсном считываемом слове (ошибка из-за сло  элемента пам ти), на выходе 17 блока 28 по витс  нулевой сигнал, который, проход  через элемент НЕ 15, установит на выходе 22 элемента И 14 единичный сигнал (так как на выходе триггера 8 присутствует единичный сигнал), Этот сигнал раз5 решит запись признака единичной ошибки отказавшего разр да из накопител  34 в регистр 6, Кроме того, поскольку в считываемом инверсном слове содержитс  одна ошибка из-за сбо  элемента пам ти накопител , то на выходе 23 блока 28 сформируетс  нулевой сигнал, который запретит вьщачу признака единичной ошибки из регистра 6, Поэтому на выходы блока 26 поступит без изме0

5 ненд  признак единичной ошибки, сфор- мированный блоком 33, который, де-

ненд  признак единичной ошибки, сфор- мированный блоком 33, который, де-

блок 41 без изменени  на входы ре гистра 46, При этом, поскольку считы-

шифриру сь дешифратором 31, исправит ошибку в блоке 38, Исправленные информационные символы поступ т через

блок 41 без изменени  на входы ре гистра 46, При этом, поскольку считы

46 значени  сигналов с входов 45 на противоположные значени . Таким об- разом, произойдет исправление двух ошибок в хранимой информации, выз- ванных сбоем и отказом элементов паваемое слово хранитс  инвертированным , на выходе блока 41 - единичный сигнал, который изменит в регистре

51

м ти накопител  1. С входов 49 инфо маци  не поступает в коммутатор 48 и далее на выход 18 устройства, так как на входе 50 коммутатора 48 - нулевой символ.

2, Две ошибки в пр мом слове воэ никли из-за отказов элементов пам ти . В этом случае при контрольном считывании на двух выходах блока 23 соответствующих отказавшим разр дам по в тс  единичные сигналы, поскольку отказавшие элементы пам ти наход тс  в одном и том же состо нии независимо от записываемой информации . На выходах 35 блока 36 из этих двух единичных сигналов, поступивших на входы 37, останетс  только один. Этот единичный сигнал спросит 1Соответствую1цее .слово в накопителе ,34, в результате чего на входы 7 регистра 6 поступит дл  записи признак единичной ошибки одного из отказавших разр дов. Одновременно, поскольку на выходах 27 блока 33 присутствует нулевой признак, указывающий на отсутствие ошибок в инверсном считываемом слове (так как ошиб ;ки из-за отказов элементов пам ти в инверсном слове стали совпадать с записываемой инверсной информацией) на выходе 17 блока 28 по витс  нулевой сигнал, который, проход  че- ,рез элемент НЕ 15, установит на выходе 22 элeмeнta И 14 единичный сигнал (так как на выходе триггера 8 присутствует единичный сигнал). Это сигнал разрешит запись признака единичной ошибки из накопител  34 в регистр 6.. Кроме того, поскольку в считываемом инверсном слове не содержитс  ошибок и на выходе 23 блока 28 присутствует нулевой сигнал, запрещающий выдачу признака из регистра 6, то информаци , считываема  из накопител  1, проходит через блоки 38 и 41 без изменени . При этом, так как считываемое слово хранитс  инвертированным, то на выходе 44 блока 41 присутствует единичный сигнал, который изменит в регистре 46 значени  сигналов с входов 45 на противоположные и через блок 48 без изменени  поступит на выход 18 устройства . Таким образом, произойдет исправление двух ошибок, вызванных (отказами элементов пам ти.

3, Две ошибки в пр мом слове возникли из-за сбоев элементов пам ти.

10

в

30

В этом случае при контрольном считывании на выходах 27 блока 33 по витс  нулевой признак четного веса, в результате чего на выходе 17 блока 28 по витс  единичный сигнал, которы откроет элемент И 13 и, проход  через элемент НЕ 15, закроет элемент И 14, В результате на выходах 22 и 21 по витс  соответственно нулевой и единичный сигнал, который закреп т запись признака в регистр 6 и выдадут сигнал прерывани  на выход 21 устройства, указываюш 1й на по вление в считываемом слове некорректируемых 15 устройством ошибок.

5

0

Когда в считываемом слове по витс  две ошибки и на выходе 29 регист- 0 ра 6-единичный сигнал, указывающий.

5

0

5

0

5

что в предыдущих тактах работы устройства в регистр 6 зафиксирован признак отказа, то на выходах 27 блока 33 по витс  ненулевой признак четного веса, а на выходах 17 и..27 блока 38 соответственно нулевой и единичный сигналы. Эти сигналы запрет т запись признака единичной ошибки из накопител  34 и разрешает считывание признака из регистра 6 на выходы 32. Благодар  этому на выходах блока 26 сформируетс  второй признак одиночной ошибки (не хранимой в регистре 6) путем суммировани  в блоке 26 признака двойной ошибки с выходов 27 блока 33 с признаком одиночной ошибки из регистра 6. Тем самым на соответствующих выходах 40 дешифратора 31 и выходах 43 дешифратора 30сформируютс  единичные сигналы, соответствующие ошибочным разр дам. В блоках 38 и 41 произойдет исправление ошибок в считываемом слове. Если считываемое слово было инвертировано в предьщущих тактах работы устройства, то оно будет про- инвертировано вновь в регистре 46 единичным сигналом на входе 44 и через блок 48 без изменени  поступит на выход 18 устройства. На этом цикл считывани  окончен. Нулевой или единичный сигналы на входе 44 регистра 46 указывают на то, каким хранитс  слово: пр мым или инверсным. Дл  того, чтобы инверсное слово также было кодовым, необходимо, чтобы используемый код содержал слово, состо щее из одних единиц, или чтобы в проверочной матрице кода в приведен71

ном ступенчатом виде все столбцы имели нечетное число единиц,

В качестве примера приведена проверочна  матрица удлиненного кода Хемминга (восемь, четыре) с кодовым рассто нием d 4, удовлетвор юща  этим требовани м:

11О

1О1

01.1

111

11000 10100 10010 00001

Таким образом, предлагаемое устройство выполн ет те же функции, что и известное (базовый объект) :, хранение и выдачу двоичной информации с исправлением всех одиночных и некоторых типов двойных ошибок в кодовых словах. Однако известное устройство в режиме коррекции одиночной ошибки в слове (в режиме считывани  информа ции) заканчивает цикл считывани  за одинаковое врем , т,е, считываема  информаци  проходит на выход устройства через все блоки, обрабатывающие слово в этом-режиме, В то же врем  в предлагаемом устройстве при отсутствии ошибок ( вление значительно более веро тное, чем наличие ошибок) считываема  информаци  проходит на выход устройства мину  регистр 6, блок (26) суммировани  и дешифратор 31, т.е, лини  последовательного прохождени  считанной из накопител  1 информации практически состоит из блоков 38, 41, 46, 48, Параллельна  цеп (блоки 33, 28,. элемент И 51) .1-1

838608

мало вли ет на общее быстродействие предлагаемого устройства, так как нужный сигнал на входе 50 блока 48 по вл етс  практически одновременно

5 с информацией на другом его входе 47, Таким образом, в известном устройстве и при отсутствии ошибки, и при ее наличии информаци  проходит последовательно блоки: 33, 28, 6, 26, 31, 37,

О 41, 46 - всего восемь блоков, в то врем  как в предлагаемом - только че- тыре, Даже такое сопоставление показывает , что в режиме работы без ошибок быстродействие предлагаемого

устройства примерно на 50% выше, чем быстродействие известного.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с коррек-. цией информации по авт,св, № 1070610, отличающее с  тем, что, с целью повьш1ени  быстродействи  устройства , оно содержит второй коммутатор и третий элемент И, первый и второй входы которого подключены соответственно к третьему выходу блока обнаружени  ошибок и к выходу триггера , выход третьего элемента И  вч  ет- с  третьим управл ющим выходом уст- ройства и подключен к управл ющему ::входу второго коммутатора, первый и второй информационные входы которого подключены соответственно к одному из 35 выходов накопител  и к выходу третьего регистра, выход.второго коммутатора  вл етс  информационным выходом устройства ,

   30

   .

   г

   55

   ЙЕ

   5S

   ffl

   29 сриг.2

   .r

   17

   5

   3

   ife.J