SU435561A1

SU435561A1 - Запоминающее устройство

Info

Publication number: SU435561A1
Application number: SU1836956A
Authority: SU
Original assignee: В. Ю. Дес тун, В. И. Корнейчук , В. П. Тарасенко; Киевский ордена Ленина нолитехнический институт имени лети Великой Окт брьской социалистической революции
Priority date: 1972-10-09
Filing date: 1972-10-09
Publication date: 1974-07-05

Description

1

Известно запоминающее устройство (ЗУ), содержащее накопитель, входы которого подключены к адресным усилител м чтени и записи и усилител м записи соответственно, а выходы - к усилител м чтени , регистр адреса , выход которого подсоединен к дещифратору адреса, и блок управлени .

Однако врем выборки слова в известном ЗУ в значительной степени зависит от времени прохождени сигнала через дешифратор адреса.

Цель изобретени - повышение быстродействи устройства. Дл достижени этой цели предлагаемое ЗУ содержит распределитель импульсов, один вход которого подключен к выходу дешифратора адреса, а выход - ко входам адресных усилителей чтени и записи . Вход схемы сравнени «одов подсоединен к выходу регистра адреса, а выход - к другому входу распределител импульсов. Вход регистра конца массива подключен к блоку управлени , а выход - к другому входу схемы Сравнени кодов.

На чертеже изображена блок-схема предложенного ЗУ.

Запоминающее устройство содержит регистр адреса 1 с информационными входами 2.

Управл ющий вход регистра адреса 1 соединен с блоком управлени 3. Выход регистра 1 подключен ко входу дешифратора 4 и к одному из входов схемы сравнени кодов 5. Выход дешифратора 4 соединен с одним из входов распределител импульсов 6, другой

вход которого подключен к выходу схемы сравнени кодов 5. Другой вход схемы сравнени кодов 5 подсоединен к выходу регистра конца массива 7 с информационными входами 8. Выход распределител импульсов 6

подключен ко входам адресных усилителей чтени и записи 9, выходы которых соединены со входами накопител 10. Разр дные выходы накопител 10 подключены ко входам усилителей чтени Ы, выходы которых соединены со входами регистра слова 12. Выходы последнего подключены к усилител м записи 13, выходы которых подсоединены к разр дным входам накопител 10. Блок управлени 3 имеет вход 14 и р д выходов, которые соединены с управл ющими входами дешифратора 4, усилителей записи и чтени 9, регистра конца массива 7, усилителей чтени 11, усилителей записи 13 и регистра слова 12. Работает ЗУ следующим образом.

По сигналу с блока управлени 3 в регистр конца массива 7 записываетс адрес последней чейки массива. По сигналу с блока управлени 3 в регистр адреса 1 записываетс адрес первой чейки массива. Дешифратор 4

дешифрирует первый адрес и включает в работу распределитель имлульсов 6, который с этого момента вырабатывает последовательность импульсов. После включени в работу распределител импульсов 6 работа дешифратора 4 блокируетс блоком управлени 3. Под воздействием сигналов с распределител импульсов 6 усилители чтени и записи 9 последовательно опрашивают чейки накопител 10. Распределитель импульсов 6 будет вырабатывать импульсы до тех пор, пока на выходе схемы срав-нени -кодов 5 не по витс сигнал, -который будет свидетельствовать о том, что массив закончилс .

Предмет изобретени

Запоминающее устройство, содержащее накопитель , входы которого подключены к адресным усилител м чтени и записи и усилител м записи соответственно, а выходы - к усилител м чтени , регистр адреса, выход которого подсоединен к дешифратору адреса, и блок управлени , о тли ч а ю щеес тем, что, с целью повышени быстродействи устройства , оно содержит распределитель.импульсов, ОДИН вход которого подключен к выходу дешифратора адреса, а выход - ко входам

адресных усилителей чтени и записи, схему сравнени кодов, один вход которой подсоединен к выходам регистра адреса, а выход - к другому входу распределител импульсов и регистр конца массива, вход -которого подключен к блоку управлени , а выход - к другому цходу схемы сравнени кодов.

/4

10

,g

1 L-

is