SU362354A1

SU362354A1 - УСТРОЙСТВО дл КОНТРОЛЯ МАГНИТНЫХv.^^c-iif;:;^ -;: . 'U.? •'' 'ИйВ.К;5^"*>&ли.. .. :

Info

Publication number: SU362354A1
Application number: SU1659234A
Authority: SU
Inventors: изобретени Автор
Original assignee: Ю. А. Сиежко Ордена Ленина Институт кибернетики Украинской
Priority date: 1971-05-24
Filing date: 1971-05-24
Publication date: 1972-12-13

Description

1

Изобретение относитс к области запоминающих устройств.

Известно устройство дл контрол магнитных запоминающих элементов тонкоплепочных матрин, содержащее генератор тактовых импульсов, подключенный ко входу счетчика разрушающих имнульсов, выход которого подсоединен ко входу счетчика адреса, подключенного к пересчетному триггеру, триггер контрол , нодключенный к блоку управлени разр дным током, дешифратор адреса, подсоединенный к счетчику адреса, и блок контрол считанных сигналов.

Иедостатком известного устройства вл етс 1малое быстродействие.

Описываемое устройство отличаетс от известного тем, что содержит триггер контрол четности адресов, вход которого иодключен к пересчетному триггеру, а выход - к триггеру коитрол , первую схему ИЛИ, входы которой подсоединеиы к последнему триггеру счетчика адреса и к лересчетному триггеру, блок управлени коэффициентом пересчета, вход которого подключен к первой схеме ИЛИ, а выход - к счетчику разрушающих импульсов. Блок инвертировани содержит две схемы И, входы которых св заны с выходами последнего триггера счетчика адреса и триггера контрол четности адресов, и вторую схему ИЛИ, входы которой соединены с

выходами схем И, а выход - со входом пс)вого разр да дещифратора адреса, остальные входы которого подключены к соответствующим выходам триггеров счетчика адреса.

На чертеже изображена блок-схема устройства дл контрол магнитных запоминающих элементов тонкопленочных матриц.

Устройство содержит генератор тактовых имнульсов /, счетчик разрушающих импульсов 2, счетчик адреса 3, нересчетный триггер 4, триггер контрол 5, дещнфратор адреса 6, блок управленн разр дным током 7, контролируемую матрицу 8, блок контрол считанных сигналов 9, нервую схему ИЛИ 10, блок унравлени коэффициентом иересчета //, триггер коитрол четности адресов 12, блок инвертировани 13, содержащий схему И 14. схему И 15 и вторую схему ИЛИ 16. Кроме того, устройство содержит щину 17, св зывающую нулевой выход носледнего трнггера счетчика адреса 3 со схемой И 15 и со схемой ИЛИ 10, щину 18, св зывающую единичный выход пересчетпого триггера 4 со схелшй ИЛИ W п блоком управлени разр дным током 7.

Устройство работает следующим образом.

В псходном положении все триггеры устройства наход тс в нулевом состо нни, поэтому высокий потенциал на нулевом выходе носледнего триггера счетчика адреса 3 но

шине 17 через схему ИЛИ 10 поступает на блок управлени коэффициентом пересчета 11, который при высоком потенциале на входе отключает счетчик разрушающих импульсов 2, и импульсы от генератора тактовых импульсов 1 поступают непосредственно на счетчик адреса 5. В этом случае происходит запись нул последовательно во все нечетные адреса контролируемой матрицы 8 дл одного разр да. После установки последнего триггера счетчика адреса 3 в единицу на шинах 17 и 18 устанавливаетс низкий потенциал, и на входе блока управлени коэффициентом пересчета 11 устанавливаетс низкий потенциал. В этом случае включаетс счетчик разрушающих импульсов 2, и во все четные адреса многократно записываетс единица. После установки пересчетного триггера в единицу счетчик разрушающих импульсов 2 отключаетс , и происходит последовательное считывание подвергнутой разрушению информации в нечетных адресах контролируемой матрицы 8 дл провер емого разр да и подготовка четных адресов к однократной записи нул . Величина нулевого сигнала в нечетных адресах, подвергнутых разрушению, контролируетс блоком контрол считанных сигналов 9.

На следующем этапе триггер контрол четности адресов 12 устанавливаетс в единицу. Это приводит к установлению на выходе схемы ИЛИ 15 инвертированного значени единичного выхода последнего триггера счетчика адреса 3. В этом случае происходит запись нул в четные адреса разр да, и повтор етс весь цикл дл четных адресов разр да.

После установки триггера контрол 5 в единичное состо ние инвертируетс пол рность разр дных токов, и аналогично выполн етс контроль хранени единицы элементами разр да.

Предмет изобретени

Устройство дл контрол магнитных запоминающих элементов тонкопленочных матриц , содержащее генератор тактовых импульсов , подключенный ко входу счетчика разрушающих импульсов, выход которого подсоединен ко входу счетчика адреса, подключенного к пересчетному триггеру, триггер контрол , подключенный к блоку управлени разр дным током, дешифратор адреса, подсоединенный к счетчику адреса, и блок контрол считанных сигналов, отличаюш еес тем, что, с целью повышени быстродействи устройства , оно содержит триггер контрол четности адресов, вход которого подключен к пересчетному триггеру, а выход - к триггеру контрол , первую схему ИЛИ, входы которой подсоединены к последнему триггеру счетчика адреса и к пересчетному триггеру, блок управлени коэффициентом пересчета, вход которого подключен к первой схеме ИЛИ, а выход - к счетчику разрушающих импульсов, блок инвертировани , содержащий две схемы И, входы которых св заны с выходами последнего триггера счетчика адреса и триггера контрол четности адресов, и вторую схему ИЛИ, входы которой соединены с выходами схем И, а выход - со входом первого разр да дешифратора адреса, остальные входы которого подключены к соответствующим выходам триггеров счетчика адреса.