SU1528770A1 - Генератор псевдослучайной последовательности - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  решени  веро тности задач. Цель изобретени  - расширение функциональных возможностей за счет формировани  псевдослучайной последовательности чисел заданной длины. Генератор 1 тактовых импульсов, триггер 2, элемент И-НЕ 3, элемент И 4, элемент ИЛИ 5, схему 6 сравнени , схему 7 сравнени , счетчик 8, коммутатор 9, сумматор 10, сумматор 11, блок 12 пам ти, сумматор по модулю два 13, элемент 14 задержки, коммутатор 15, триггер 16 и триггер 17. Цель достигаетс  за счет введени  новых блоков и функциональных св зей. 2 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано дл  решени  веро тностных задач ,

Цель изобретени  - расширение функциональных возможностей генератора за счет формировани  псевдослучайной последовательности заданной длины .

На чертеже приведена структурна  схема генератора.

Генератор содержит генератор 1 тактовых импульсов, триггер 2, элемент 3 И-НЕ, элемент Ч И, элемент 5 ИЛИ, схемы 6 и 7 сравнени , счетчик 8, коммутатор 9, сумматоры 10 и 11, блок 12 пам ти , сумматор 13 по модулю два, элемент задержки, коммутатор 15, триггеры 1б и 17, 10 - вы- ход устройства, 19 и 20 входы устройства .

Генератор псевдослучайностей последовательности работает следующим образом,

Двоичные кодовые комбинации N и К-1 подаютс  соответственно на информационные входы коммутаторов 9 и 15. Двоичный, код числа N определ ет кодовое рассто ние между разр дами эквива лентного регистра сдвига, подключаемыми к входам сумматора 13 по модулю два 13, выполн ющего функции логической обратной св зи. Двоичный код числ К соответствует общему количеству разр дов эквивалентного регистра сдвига и определ ет ма чсимально возможную длину генерируемой последовательности при выбранной разр дности. Очевидно, что при подаче управл ющих сигналов необходимо, чтобы соблюдалось NiK-1. Управл юща  кодова  комбинаци  K-l подаетс  на первые входы схем 6 и 7 сравнени . Схемы о и 7 сравнени  формируют на своих выходах сигнал L-ак- тивного уровн  при условии, если значение двоичных кодовых комбинаций, поступающих на вторые входы, превосходит по величине кодовый сигнал К-1.

В этих услови х схема 6 сравнени  обе спечивает подачу на вход сброса счет- сигнала логического нул  в том случае, когда содержимое счетчика превысит К--1, чем достигаетс  управление коэффициентом пересчета счетчика 8 в диапазоне 1-2 (т - разр дность счетчика 8), который в процессе работы проходит К состо ний (0,1,2.. ...К-1).

0

5 0

5

Q . Q 45

5

,

50

55

В процессе раПогы гсисратор-т сигнал i -f с выхода генератора тактовых импупьсив 1 поступает на вход триг - герд 2. и входы элеме -1топ И-НЕ 3 - И -;. На по мом и инверсном р,(,1ходлх триггера 2 формируютс  сигиллы типа меандр, не совпадающие во времени. Каждый импульс частоты fт/ н  пр мом выходе триггера 2 взаимодействует своим положительнь1м фронтом на вход синхронизации счетчика 8, увеличивает на единим.у код М H-I его выходе. Тот же сигнал Q с пр мого выхода генератора 2 поступает на управл ющий вход коммутатора 9. При О - 1 коммутатором 9 обеспечиваетс  подача на вторые входы сумматора 10 сигнала логического нул . Поскольку содержимое М счетчича 8 че может превзойти К-1 (М К-1), иначе 9 будет обнулен С1-1гнало -1 с выхода схемы 6 сравнени , на зыходе схемы 7 сравнени  сохран етс  сигнал 11-актианого уровн , который , поступа  на управл ющий вход коммутатора 15, обеспечивает подачу -.з вторые входы сумматора 1 1 сигналов логического нул . Таким образом, в течение первого цикла работы триггера 2 на выходе сумматора 11, подключенного к адресному входу блока 12 пам ти, формируетс  двоична  комбинаци  М, равна  текущему значению содержимого счетчика 8.

По окончанию положительного потенциала импульса, длительность которого превосходит суммарное врем  переключени  счетчика 8, сумматоров 10 и 11, а также выборки содержимого  чейки с адресом А-М блока 12 пам ти, на входе синхронизации триггера 16 формируетс  положительный импульс, обеспечивающий запись в триггер 1б содержимого ограничиваемой  чейки блока 12 пам ти.

Следующий импульс с выхода генератора 1 опрокидывает триггер 2, при этом на втором входе элемента И Ц формируетс  положительный импульс, а на управл ющий вход коммутатора 9 поступает сигнал Q 0. В результате коммутатор 9 обеспечивает подачу на второй вход сумматора 10 двоичной кодовой комбинации N. Двоичный сигнал , равный по величине сумме М+л (в случае , m - число разр дов сумматоров 10, 11, счетчика 8, шины адреса блока 12 пам ти и коммутаторов 9, 15) или остатку (N+M) (в

случае M+N , 2) , поступает на первый вход сумматора 11.

Дальнейша  работа узлов генератора зависит от соотношени  величин чисел на входах схемы 7 сравнени , примем следует рассмотреть два основных случа . При условии, что значение сигнала на первом входе схемы 7 сравнени  не превосходит значение К-1, на управл ющем входе коммутатора 15 сохран етс  сигнал Н-активно- го уровн , в результате чего на вторые входы сумматора 11 посто нно поступают сигналы логического нул  и адрес опрашиваемой  чейки блока 12 пам ти определ етс  величиной сигнало на выходе сумматора 10, Следовательно , на адресных входах блока 12 пам ти формируетс  код Л, равный результату суммировани  M-t-N и определ ющий адрес новой опрашиваемой  чейки. Благодар  наличию сигнала И-активно- го уровн  на входе чтение - запись блока 12 пам ти последний продолжает .функционировать в режиме чтени  информации и на информационный вход триггера 17 поступает содержимое  чейки с адресом M+N. Элемент 14 задержки обеспечивает задержку подачи импульса записи на вход синхронизации триггера 17 на врем  Т, превосход щее суммарное врем  переключени  первого 10 и второго 11 сумматоров и выборки из блока 12 пам ти, по истечении которого сигнал с выхода блока 12 пам ти запоминаетс  триггером 17. На выходе сумматора 13 по модулю два формируетс  двоичное число, определ емое содержимым триггеров 1б и 17. Соответственно, по окончании импульса V2 на выходе элемента ИЛИ 5 формируетс  сигнал логического нул ; блок 12 пам ти переводитс  в режим записи информации и происходит запись числа с выхода сумматора 13 по модулю доз в  чейку пам ти с номером А, равным сумме 11 -- N.

Однако, поскольку К может быть представлено произвольным целым чис- лом в диапазоне - 2 , в случае К ч 2 содержимое счетчика 8, проход щего в процессе работы генератора последовательно К своих состо ний,- принимает такое значение Н, что 1ч + + N7 К - 1. При этом, дл  сохранени  кодового рассто ни  между разр дами эквивалентного регистра, формирующих сигналы обратной св зи, необходимо.

0

0

чтобы сохран лось обращение к  чейкам блока оперативной пам ти, расположенных в поле адресов О - К-1. Так, при М + N К обращение должно производитс  к  чейке с адресом А О, при M+N K+1-c адресом А 1, и так далее, до тех пор пока не произойдет переполнение разр дной сетки сумматоров.

В рассматриваемом случае (М -- N Ж - 1) на выходе схемы 7 сравнени  формируетс  сигнал L-активного уровн , обеспечивающий подключение к вто5 рому входу сумматора 11 двоичной кодовой комбинации К-1, равной по величине инверсному значению управл ющего кода К - 1. В результате адрес А  чейки блока 12 пам ти опрашивают

0 в течение второго цикла (Q 1) работы триггера 2, что определ етс  результатом суммировани  М + N + t- (К - 1). Представив сумму М + N дл  данного случа  в виде М + N (К - 1)+

5 + в, где В 1, 2,..., нетрудно убедитьс , что результат суммировани  составит

М + N + (К - 1) 2 -I- (В - 1) , а сигнал А на выходах сумматора 11,

0 определ ющий адрес ограничиваемой  чейки блока 12 пам ти составит А (В - 1), т.е. при М + N К(В-1) А О, при М + N К + 1 (В 2) А 1 и так далее. Запись сигналов с

г выхода блока 12 пам ти триггером 17, формирование сигнала обратной св зи сумматором 13 по модулю два и запись результата в  чейку с адресом А происходит аналогично описанному выше случаю (М + N К - 1) .

Таким образом, работа, выполн ема  блоком 12 пам ти, аналогична работе К-разр дного регистра сдвига, охваченного обратной св зью через сум5 матор по модулю два, подключеннный своими входами к последнему (К-му) и К - N-му разр дам регистра. При этом за счет изменени  регулирующей кодовой комбинации К-1 может быть изменена обща  длина К эквивалентного регистра сдвига, а с помощью регулировани  комбинации N номер разр да, к которому подключен сумматор по модулю два. Следовательно, при общей разр дс ности m счетчика 8, коммутаторов 9, 15, блоков сравнени  и шины адреса блока 12 пам ти предлагаемый генератор позвол ет формировать на своем выходе 18 последовательности, получаемые с

0

помощью 2 вариантов эквивалентных регистров сдвига длиной К (К 1-2). При этом, с учетом симметрии свойств псевдослучаной последовательности. при подключении N-ro или ,K-N-ro разр дов генерирующего регистра к входу сумматора по модулю два число Рц ре-, гулироаок в каждом варианте составл ет два четных К F

ных К Р

н.ч

int(|) -tК/2 , 1, а

возможных вариантов Р эквивалентного регистра сдвига с подключением различных разр дов K-N в цепь обратной св зи равно

т

И после преобразований окончательно

записываетс  в виде Р . (2 -Формула

-н 1). изобретени 

Генератор псевдослучайной последовательности , содержащий генератор тактовых импульсов, выход которого соединен с входом синхронизации первого триггера и первым входом эле- мента И, выход которого соединен с первым вхсччом элемента ИЛИ, выход которого соединен с входом чтени  записи блока пам ти, выход которого соединен с информационными входами .второго и третьего триггеров, выходы iкоторых соединены соответственно с первым и вторым входами сумматора по МОДУЛЮ два, выход которого соединен с информационным входом блока пам - ти, первый сумматор, первый коммутатор и счетчик, выход которого соединен с первым входом первого сумматора , .второй вход которого соединен с выходом первого коммутатора, управг

0

5

о Q 5

5

вход которого соединен с выходом первого триггера и

ИЛИ, инверсньн соединен с И, выход ВТО- выходом генел  ющи и пр мым

вторым входом элемента выход первого триггера вторым входом элемента рого триггера  вл етс  ратора, информационный вход первого коммутатора  вл етс  входом задани  кодового рассто ни  псевдослучайной последовательности генератора задани  кодового рассто ни , отличающийс  тем, что, с целью расширени  функциональных возможностей за счет формировани  псевдослучайной последовательности заданной длины, а него введены две схемы сравнени , второй сумматор, элемент И-НЕ, элемент задержки и второй коммутатор, информационный вход которого  вл етс  входом задани  максимальной длины псевдослучайной последовательности генератора и соединен с первыми входами первой и второй схем сравнени , выход первого сумматора соединен с вторым входом первой схемы сравнени  и первым входом второго сумматора, выход которого соединен с адресным входом блока пам ти, второй вход второго сумматора соединен с инверсным выходом второго коммутатора, управл ющий вход которого соединен с выходом первой схемы сравнени , выход второй схемы сравнени  соединен с входом Сброс счетчика, вход синхронизации которого соединен с пр мым выходом первого триггера и первым входом элемента И-НЕ, второй вход которого соединен с выходом генератора тактовых импульсов, выход элемента И-НЕ соединен с входом синхронизации второго триггера, выход элемента И через элемент задержки соединен с входом синхронизации третьего триггера .

Claims (1)

1. Формула изобретения

   25 Генератор псевдослучайной последовательности , содержащий генератор тактовых импульсов, выход которого соединен с входом синхронизации первого триггера и первым входом эле- jq мента И, выход которого соединен с первым входом элемента ИЛИ, выход которого соединен с входом чтения записи блока памяти, выход которого соединен с информационными входами второго и третьего триггеров, выходы которых соединены соответственно с первым и вторым входами сумматора по модулю два, выход которого соединен с информационным входом блока памя- ₄θ ти, первый сумматор, первый коммутатор и счетчик, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого коммутатора, управ, ляющий вход которого соединен с прямым выходом первого триггера и вторым входом элемента ИЛИ, инверсные выход первого триггера соединен с вторым входом элемента И, выход второго триггера является выходом генератора, информационный вход первого коммутатора является входом задания кодового расстояния псевдослучайной последовательности генератора задания кодового расстояния, отличающийся тем, что, с целью расширения функциональных возможностей за счет формирования псевдослучайной последовательности заданной длины, а него введены две схемы сравнения, второй сумматор, элемент И-НЕ, элемент задержки и второй коммутатор, информационный вход которого является входом задания максимальной длины псевдослучайной последовательности генератора и соединен с первыми входами первой и второй схем сравнения, выход первого сумматора соединен с вторым входом первой схемы сравнения и первым входом второго сумматора, выход которого соединен с адресным входом блока памяти, второй вход второго сумматора соединен с инверсным выходом второго коммутатора, управляющий вход которого соединен с выходом первой схемы сравнения, выход второй схемы сравнения соединен с входом Сброс счетчика, вход синхронизации которого соединен с прямым выходом первого триггера и первым входом элемента И-НЕ, второй вход которого соединен с выходом генератора тактовых импульсов, выход элемента И-НЕ соединен с входом синхронизации второго триггера, выход элемента И через элемент задержки соединен с входом синхронизации третьего триггера .