SU1264242A1 - Регистр сдвига - Google Patents

Регистр сдвига Download PDF

Info

Publication number
SU1264242A1
SU1264242A1 SU843705553A SU3705553A SU1264242A1 SU 1264242 A1 SU1264242 A1 SU 1264242A1 SU 843705553 A SU843705553 A SU 843705553A SU 3705553 A SU3705553 A SU 3705553A SU 1264242 A1 SU1264242 A1 SU 1264242A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
register
output
memory cell
shift register
Prior art date
Application number
SU843705553A
Other languages
English (en)
Inventor
Валентин Евгеньевич Пешев
Original Assignee
Peshev Valentin E
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peshev Valentin E filed Critical Peshev Valentin E
Priority to SU843705553A priority Critical patent/SU1264242A1/ru
Application granted granted Critical
Publication of SU1264242A1 publication Critical patent/SU1264242A1/ru

Links

Landscapes

  • Shift Register Type Memory (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в качестве распределителей и делителей частоты синхронизирующих импульсов. Целью изобретени   вл етс  повышение быстродействи  регистра сдвига и расширение его функциональных возможностей за счет выполнени  функции генерации. Кольцева  схема регистра сдвига выполнена на четырех  чейках пам ти, перва  и треть  из которых состоит из трех элементов И-НЕ, а втора  и четверта  - из четырех элементов И-НЕ. Кольцева  схема может быть преобразована в линейную путем размыкани  св зей между  чейками. В регистре сдвига реализуютс  режимы сдвига, счета, распределени , делени  частоты и генерировани . 1 з.п. ф-лы-; 4 ил. (Л

Description

р
05 4ib
to
4
to
Изобретение относитс  к вычислительной технике и может быть использовано в качестве распределителей и делителей частоты синхронизирующих импульсов,
Цель .изобретени  - повьппение быстродействи  регистра сдвига и расширение его функциональных возможностей путем вьтолнени  функции генерации .
На фиг. 1 представлена кольцева  схема регистра сдвига, выполненного на четырех  чейках пам ти; на фиг.2диаграммы напр жений на входах и выходах регист ра в режиме сдвига; на фиг. 3 - диаграммы напр жений на входах и выходах регистра в режимах счета, распределени  импульсов и делени  частоты; на фиг. 4 - кольцева  схема регистра сдвига, вьтолненного на четырех  чейках пам ти,реализующего режим сдвига, счета, .cпределени , делени  частоты и генерировани .
Регистр сдвига на фиг. 1 содержит четыре  чейки пам ти, перва  и треть  из которых состоит из трех элементов И-НЕ 1-3, а втора  и четверта  - из четьфех элементов И-НЕ 1-4, тактовый вход 5, входы 6 и 7 записи, управл ющий вход 8 и выходы
9-11. I
Регистр сдвига на фиг. 4, кроме того, содержит второй управл ющий вход 12. Кольцева  схема может быть преобразована в линейную путем размыкани  св зей между  чейками, например, четвертой и первой.
Процесс сдвига информации в устройстве по фиг. 1 происходит следующим образом.
По входам 6 и 7 в первую и треть  чейки пам ти записывают -код числа, например 10, во вторую и четвертую - код нул  ПО}, на управл ющий вход 8 подают уровень 1. При этом на выходах 10 и 11 первой  чейки присутствуют соответственно уровни 1 и О, на выходах 10 и 11 других  чеек пам ти - соответственно О и 1, на выходе элементов 1 и 4 - уровень 1, По фронту тактового импульса на входе 5 срабатьшает элемент 1 первой  чейки (фиг. 2), уровень О на выходе которого переключает вторую  чейку в единичное состо ние, а первую - в нулевое. В результате этого срабатывает элемен
6А242
4второй  чейки регистра, затем элементы 1 первой и второй  чеек пам ти .
По сигналу О на выходе элемен5 та 1 второй  чейки происходит переKj-почение в единичное состо ние третьей  чейки и в нулевое второй.
Такое состо ние регистр сохран ет до спада тактового импульса, после
10 чего происходит переключение элементов 1 и 2 второй  чейки пам ти и окончание процесса сдвига..
Дл  реализации функций счета, распределени  импульсов или делени 
15 частоты на вход 8 подают О,в первую  чейку записывают 1, в другие 0 , а на вход 5 подают последовательность импульсов.
Первый импульс переключает вто20 рую и первую  чейки пам ти соответственно в единичное и нулевое состо ние . При этом на выходе 9 первой  чейки происходит формирование импульса , равного по длительности вход25 ному.
Второй импульс переключает третью .и вторую  чейки, на выходе 9 которой формируетс  соответствующий импульс, и т.д.
30 Четвертый импульс возвращает устройство в исходное состо ние. Импульс на выходе 9 четвертой  чейки соответствует сигналу переноса или одному из вькодньгх сигналов делите ,- л  частоты и распределител  импульсов .
Устройство по фиг. 4 реализует функции аналогично регистру по фиг. 1. Режим сдвига задают сигна4Q лами О и 1 на входах 8 и 12, а режим счета (распределени  импульсов или делени  частоты) сигналами О,
Дл  перевода устройства в режим.
е генератора (асинхронного распределител ) на входы 8 и 12 подают уровень 1, а в одну из  чеек пам ти записывают 1.
По сигналу 1 на тактовом входе
5устройство начинает генерировать
путем последовательного переключени   чеек пам ти начина  с той, в которую записана 1. Формирование -импульсов происходит на выходах 9. По сигналу О на входе 5 генераци 
прекращаетс .

Claims (2)

1. Регистр сдвига, содержащий  чейки пам ти, кажда  из которых 3 состоит из трех элементов И-НЕ, выход первого из которых соединен с пердыми входами второго и третьего выход второго - с первым входом пер вого и вторым входом третьего, выход которого соединен с вторьм входом второго элемента И-НЕ и третьим входом третьего элемента И-НЕ преды дущей  чейки пам ти, выход первого элемента И-НЕ которой соединен с вторым входом первого и третьим вхо дом второго элементов И-НЕ данной  чейки пам ти, третий вход первого элемента И-НЕ каждой  чейки пам ти  вл етс  тактовым входом регистра, а выходы э.лементов И-НЕ - вькодами регистра, отличающийс  тем, что, с целью повышени  быстродействи  регистра, кажда  четна   чейка пам ти содержит четвертый элемент И-НЕ, первый вход которого соединен с выходом второго элемента 424 И-НЕ данной  чейки пам ти, выход - с четвертым входом первого элемента И-НЕ предыдущей  чейки пам ти , а второй вход  вл етс  управл ющим входом регистра, дополнительные входы второго и третьего элементов И-НЕ каждой  чейки пам ти  вл ютс  входами записи регистра,
2. Регистр по п. 1, отлича-. ю щ и и с   тем, что, с целью расширени  функциональных возможностей путем выполнени  функции генерации, кажда  нечетна   чейка пам ти содержит четвертый элемент И-НЕ, первый вход которого соединен с выходом второго элемента И-НЕ данной  чейки пам ти, выход - с четвертьЫ входом первого элемента И-НЕ предыдущей  чейки пам ти, а второй вход  вл етс  дополнительным управл ющим входом регистра.
(pue.Z
SU843705553A 1984-02-24 1984-02-24 Регистр сдвига SU1264242A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843705553A SU1264242A1 (ru) 1984-02-24 1984-02-24 Регистр сдвига

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843705553A SU1264242A1 (ru) 1984-02-24 1984-02-24 Регистр сдвига

Publications (1)

Publication Number Publication Date
SU1264242A1 true SU1264242A1 (ru) 1986-10-15

Family

ID=21105365

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843705553A SU1264242A1 (ru) 1984-02-24 1984-02-24 Регистр сдвига

Country Status (1)

Country Link
SU (1) SU1264242A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 405180, кл. Н 03 К 23/02, 1971. Авторское свидетельствб СССР № 928418, кл. G 11 С 19/00, 1980. *

Similar Documents

Publication Publication Date Title
US4506348A (en) Variable digital delay circuit
US3621403A (en) Digital frequency modulated sweep generator
SU1264242A1 (ru) Регистр сдвига
SU1528770A1 (ru) Генератор псевдослучайной последовательности
US4387341A (en) Multi-purpose retimer driver
JPS55143825A (en) Digital phase shifter
US4245337A (en) Digital watch
US3320539A (en) Pulse generator employing a controlled oscillator driving a series of gates and each being controlled by external timing signals
SU1107328A1 (ru) Устройство дл передачи многочастотных сигналов
SU497718A1 (ru) Устройство формировани псевдослучайных сигналов сложной структуры
SU1660142A1 (ru) Генератор импульсов
SU1659986A1 (ru) Линейный интерпол тор
US4231099A (en) Digital function generator
SU580634A1 (ru) Умножитель частоты импульсов
SU1350844A1 (ru) Устройство дл формировани дискретных частотных сигналов
SU1550602A1 (ru) Генератор импульсов
SU1688237A1 (ru) Устройство дл ввода информации
SU1190491A1 (ru) Формирователь одиночного импульса
SU830632A1 (ru) Синтезатор линейно-частотно-модулированныхКОлЕбАНий
SU964965A1 (ru) Устройство формировани сетки частот
SU1228232A1 (ru) Многоканальный генератор последовательностей импульсов
SU1541669A1 (ru) Программатор
SU463234A1 (ru) Устройство делени времени циклов на дробное число интервалов
SU1166173A1 (ru) Устройство дл цифровой магнитной записи в двоично-дес тичном коде
SU1223257A1 (ru) Генератор показательной функции