SU1628215A1 - Приемопередающее устройство данных - Google Patents

Description

1

(21)4615475/09

(22)05.12.88

(46) 15.02.91.БЮЯ. № 6

(71)Институт кибернетики им.В.М.Глуш- кова

(72)С.Н.Жаровский, А.М.Лучук, и Н.В с Лунине кий

(53)621.394.6 (088.8)

(56)Авторское свидетельство СССР № 1019661, кл. Н 04 L 27/10, 1981.

(54)ПРИЕМОПЕРЕДАЮЩЕЕ УСТРОЙСТВО ДАННЫХ

(57)Изобретение относитс  к электросв зи . Цель изобретени  - повышение скорости передачи. Устройство содержит на передающей стороне блок 1 сопр жени  с источником, сумматор 2, переключатели 3 и 5, кодер 4, модул тор 6, генератор 7, управл емый делитель 8, элемент И 9, счетчик 10 и счетчик 11 приращени , а на приемной стороне - генератор 12, управл емый делитель 13, анализатор 14 ошибок,

измеритель 15 частоты, демодул тор 16, декодер 17, блок 18 сопр жени  с приемником данных и дешифратор 19 команд . Данные через блок 1, переключатель 5, кодер 4, переключатель 3 и модул тор 6 поступают в канал св зи . В кодере 4 к информационному слову добавл ютс  контрольные биты дл  обнаружени  ошибок при приеме данных. Анализатор 14 выполн ет подсчет количества ошибок за один кадр данных, а также за врем  анализа канала. Команда изменени  скорости возбуждает один из двух выходов дешифратора 19. В результате в счетчик 11 добавл етс  или вычитаетс  единица. При изменении направлени  передачи код скорости , формируемый на выходе сумматора 2, уменьшаетс  или увеличиваетс  в зависимости от кода счетчика 11, соответственно уменьшаетс  или увеличиваетс  скорость передачи данных. 2 з.п.ф-лы, 3 ил.

SS

(Л

Bxf

8x2 ВхЗ

Передающа 

о

ГС

Выход

,Изобретение относитс  к области электросв зи и может быть использовано дл  передачи и приема данных в системах с временным разделением.

Целью изобретени   вл етс  повышение скорости передачи устройства. На фиг.1 приведена электрическа  схема приемопередающего устройства данных; на фиг„2 - электрическа  схе- ма анализатора ошибок; на фиг.З - электрическа  схема измерител  частоты .

Приемопередающее устройство данных содержит на передающей стороне блок 1 сопр жени  с источником, сумматор 2, первый переключатель 3, кодер 4, второй переключатель 5, модул тор 6, генератор 7, управл емый делитель 8, элемент И 9, счетчик 10, счетчик 11 приращени . Приемна  сторона содержит генератор 12, управл емый делитель 13, анализатор 14 ошибок , измеритель 15 частоты, демодул тор 16, декодер 17, блок 18 сопр же- ни  с приемником данных, дешифратор 19 команд.

Анализатор 14 ошибок содержит делитель 20 кадровой частоты,, делитель 21 цикловой частоты, триггер 22, счетчик 23 ошибок, блок 24 сравнени , счетчик 25 групповых ошибок, шифратор 26, счетчик 27 одиночных ошибок, элемент 28.

Измеритель 15 содержит детектор 29 несущей, одновибратор 30, элемент И 31, суммирующий счетчик 32, усилитель-ограничитель 33.

Приемопередающее устройство данных работает следующим образом.

При включении устройства все счетчики обнул ютс . В режиме передачи на вход 1 блока поступает сигнал разрешени  передачи уровн  О, который снимает состо ние сброса с блока 1, управл емого делител  8 и счетчика 10, разреша  их работу. Одновременно на информационные входы блока 1 подаетс  код скорости, который через i сумматор 2 без изменений (так как выход счетчика 11 равен О) поступает на управл емьй делитель 8 и стро - бируемый сигналом с блока 1, присутствующим в момент поступлени  первого информационного слова, зано- ситс  в управл ющий делитель 8. На выходе управл ющего делител  8 устанавливаетс  заданна  частота тактовы сигналов, и модул тор 6 начинает передавать в канал св зи служебную по-, следовательность кодов со значением О, поступающих на его вход с подключенного на шину О входа первого переключател  3. По истечении установленного количества периодов тактовой частоты (10-50 бит) на выходе счетчика 10 возникает сигнал уровн  1, который заблокирует прохождение импульсов на свой счетный вход через элемент И 9, переключит первый переключатель 3 и разрешит блоку 1 прием данных от источника. Данные через блок 1, второй переключатель 5, кодер 4, первый переключатель 3 и модул тор 6 поступают в канал св зи. При этом синхронизаци  обмена с источником осуществл етс  по входу 3 блока 1 (готов к приему). В кодере 4 к информационному слову добавл ютс  контрольные биты дл  обнаружени  ошибок при приеме данных. После завершени  передачи блока данных источник данных снимает сигнал разрешени  передачи по входу 1, что приводит к установке блоков 1 управл емого делител  8 и счетчика 10 в исходное состо ние .

В приемной части другого пункта принимаема  служебна  последовательность поступает на детектор 29 и усилитель-ограничитель 33 на выходе детектора 29 с задержкой, определ емой посто нной времени детектора 29, по витс  сигнал уровн  1, который передним фронтом запустит одновибратор 30, формирующий сигнал длительности цикла измеренна  частоты, и снимает сигнал установки суммирующего счетчика 32 в состо ние переполнени . В течение длительности импульса одновибратора 30 усиленный и ограниченный по амплитуде канальный сигнал через элемент И 31 поступит на вход суммирующего счетчика 32. Прошедшее на вход суммирующего счетчика 32 число периодов канального сигнала вычтетс  из кода переполнени  счетчика. По заднему фронту импульса одновибратора 30 процесс измерени  завершаетс  и происходит занесение кода суммирующего счетчика 32 в управл емьй делитель 13, который ранее был разблокирован сигналом детектора 29. На выходе управл емого делител  13 возникает тактова  частота, соответствующа  скорости передаваемых данных, и демодул тор 16 входит в

516282

синхронизм с принимаемым сигналом, . поддержива  своим выходом синхронизацию управл емого делител  18. Данные начинают поступать через демодул тор 16 на декодер 17, который обнаруживает (или устран ет) ошибки в данных, возникающее из-за зашумленности канала св зи С декодера 17 сигнал ошибки поступает на соответствую- JQ щий вход анализатора 14 и вместе с данными на блок 18 и далее на вход дешифратора 19 команд, а также на выход устройства. В анализаторе 14 выполн етс  подсчет количества оши- j 5 бок за один кадр данных (например, 8 байтов), а также за врем  анализа канала (1 цикл анализа - передача нескольких т с ч байтов), Если в од- ном кадре обнаружено ошибок более 20 некоторого порога, то такой кадр считаетс  с групповой ошибкой, при меньшем не равном О числе ошибок - кадр с одиночными ошибками. Дл  этого сигналы ошибок просчитываютс  25 счетчиком 23 за врем  одного периода кадровой частоты, поступающей на делитель с делител  20. Этот сигнал стробирует выходы счетчика 23 и задним фронтом сбрасывает его в О.

В момент стробировани  код счетчика 23 поступает на блок 24, на выходах которого наличие сигналов определ етс  результатом сравнени  с по рого- вой-величиной, повышение которой воз буждает выход, подключенный к счетчику 25, если код счетчика 23 меньше т, но больше О, то возбуждаетс  выход 24, подключенный к счетчику 27 (m E 1-10). Таким образом ре- зультаты анализа ошибок в каждом кад ре накапливаютс  в счетчиках 25 и 27. По завершению цикла анализа сигналом с выхода делител  21 взводитс  триггер 22, выходной сигнал которого установит второй переключатель 5, передающий части данной станции в положение, соедин ющее группу выходов шифратора 26 с входом кодера 4, и заблокирует работу делителей 20, 21. Когда направление передачи изменитс  и станци  ранее принимавша  станет передающей, до срабатывани  счетчика 10 в кодер 4 поступит код у1 команды изменени  скорости с выхода. шифратора 26. При срабатывании счетчика 10 этот код поступит в модул тор 6 и передастс  по каналу св зи. Одновременно сигналом с выхода счет

Q 5 0 5

0

0 5 0

156

чика сбрасываетс  триггер 22, разблокируютс  и установ тс  в О делители 20 и задний фронт сигнала триггера 22 через элемент 28 сбросит в О счетчики 25, 27. Поступив на другую станцию, команда изменени  скорости возбуждает один из двух выходов дешифратора 19 команд (так как команды отличаютс  от других передаваемых данных). В результате в счетчик 11 приращений добавитс  или вычтетс  единица. Когда вновь произойдет изменение направлени  передачи, код скорости , формируемый на выходе сумматора 2, будет уменьшен или увеличен в зависимости от кода счетчика 11 приращений , поступающего на второй вход сумматора 2. Соответственно уменьшитс  или увеличитс  скорость передачи данных.

Claims (3)

1.Приемопередающее устройство данных, содержащее на передающей стороне блок сопр жени  с источником данных кодер и последовательно соединенные генератор и управл емый делитель ,, последовательно соединенные элемент И, счетчик, первый переключатель и модул тор, выход которого  вл етс  выходом передающей стороны , а второй вход подключен к соединенным между собой первому входу элемента И, выходу управл емого делител  и первому управл ющему входу блока сопр жени , первый вход которого  вл етс  входом разрешени  передачи передающей стороны и соединен с первым стробирующим входом управ- делител  и входом Начальна  установка счетчика, второй вход  вл етс  информационным входом передающей стороны, третий вход  вл етс  входом синхросигнала передающей стороны, второй управл ющий вход блока сопр жени  подключен к соединенным между собой выходу счетчика и второму входу элемента И, стробирующий выход блока сопр жени  подключен к второму стробирующему входу управл емого делител , перва  группа входов первого переключател  подключена к выходу кодера, а втора  группа первого переключател  соединена с шиной логического О, на приемной стороне - генератор и последовательно соединенные измеритель частоты, управл емый

делитель, демодул тор, декодер и блок сопр жени  с приемником данных, выход генератора подключен к тактовому входу управл емого делител , вход синхронизации которого подключен к одноименному выходу демодул тора, сигнальный вход которого объединен с сигнальным входом измерител  частот и  вл етс  входом приемной сторо- ны, тактовый вход блока сопр жени  подключен к выходу управл емого делител , отличающеес  тем, что, с целью повышени  скорости передачи , введены на передающей стороне второй переключатель, счетчик приращений и сумматор, выходы которого подключены к входам -управл ющего кода управл емого делител , перва  и втора  группы входов сумматора ПОДКЛЮ чены к соединенным между собой группе выходов блока сопр жени  и первой группе входов второго переключател , группа выходов которого подключена к входу кодера, втора  группа входов сумматора подключена к группе выходов счетчика приращений, а на приемной стороне введены анализатор ошибок и дешифратор команд, входы которого подключены к группе входов блока со- пр жени  и  вл ютс  первым выходом приемкой стороны, вторым и третьим выходами которой  вл ютс  выходы управлени  приемом и синхронизации обмена, вход сброса и стробировани  анализа- тора ошибок соответственно подключены к второму управл ющему входу блока сопр жени  передающей стороны и выходу управл емого делител , сигнальный вход анализатора ошибок подклю- чен к соединенным между собой выходу сигнала ошибок декодера и сигнальным входом блока сопр жени , выходы управл ющего кода и стробирую- щего сигнала анализатора ошибок под- ключены соответственно к второй группе входов и сигнальному входу второго переключател , первый и второй выходы дешифратора команд соединены соответственно с суммирующим и

вычитающим входами счетчика приращений .

2.Устройство по п.1, отличающеес  тем, что анализатор ошибок содержит последовательно соединенные делитель кадровой частоты, делитель цикловой частоты, триггер, элемент И, счетчик групповых ошибок и шифратор, последовательно соединенные счетчик ошибок, блок сравнени 

и счетчик одиночных ошибок, выход которого подключен к второму входу шифратора, выход которого  вл е с  выходом управл ющего кода анализатора ошибок, второй выход блока сравнени  подключен к сигнальному входу счетчика групповых ошибок, выход триггера подключен к управл ющему входу делител  цикловой частоты и  вл етс  управл ющим выходом анализатора ошибок , выход делител  кадровой частоты подключен к входу стробировани  и сброса счетчика ошибок, тактовый вход делител  кадровой частоты  вл етс  тактовым входом, анализатора ошибок, вход сброса и стробировани  триггера соединен с вторым входом элемента И и  вл етс  управл ющим входом анализатора ошибок, сигнальный вход счетчика ошибок  вл етс  сигнальным входом анализатора ошибок.

3.Устройство по п.1, отличающеес  тем, что измеритель частоты содержит последовательно соединенные детектор несущей, одновиб ратор, элемент И и суммирующий счетчик , а также усилитель-ограничитель, вход которого объединен с входом детектора несущей и  вл етс  входом измерител  частоты, выход усилител - ограничител  подключен к второму входу элемента И, выход детектора несущей подключен к входу сброса суммирующего счетчика и  вл етс  выходом сброса измерител  частоты, выход од- новибратора  вл етс  выходом стробировани , а выход суммирующего счетчика - выходом управл ющего кода измерител  частоты.

Фиг. 2

Фиг.з