SU1732485A1 - Устройство дл передачи и приема данных в полудуплексном режиме - Google Patents

Abstract

Изобретение относитс  к технике св зи и может использоватьс  при построении приемо-передатчиков широтно-импульсной манипул ции. Целью изобретени   вл етс  повышение пропускной способности и достоверности приема. Дл  этого устройство содержит приемник и передатчик широтно- импульсной манипул ции и делитель частоты , управл ющий режимом работы. В устройство введены два элемента И и RS- триггер, которые задерживают передачу данных до установлени  св зи. 2 ил.

Description

Изобретение относитс  к области последовательной передачи цифровых данных в полудуплексном режиме методом широт- ноимпульсной манипул ции.

Известно устройство дл  последовательной передачи и приема данных в стандарте RS-232C, в котором входной параллельный код преобразовывают в последовательные импульсы одинаковой длительности . Количество импульсов и их величина определ етс  числом и значением передаваемых бит информации. Дл  синхронизации приемника с передатчиком передают дополнительные импульсы синхронизации - стартовый и стоповый. Устройство содержит первый и второй сдвиго- вые регистры, счетчики прин тых и переданных бит, тактовый генератор, логику управлени .

Недостатком известного устройства  вл етс  то, что при работе в полудуплексном режиме передачу информации выполн ют только после завершени  приема сообщени , иначе из-за одновременной работы

двух передатчиков возможно искажение принимаемой информации.

Наиболее близким по технической сущности  вл етс  устройство дл  передачи и приема данных, содержащее последовательно соединенные усилитель, фильтрат, формирователь пр моугольных импульсов, последовательно соединенные первый счетчик, первый дешифратор, первый блок задержки, последовательно соединенные тактовый генератор, второй счетчик, второй дешифратор, последовательно соединенные первый RS-триггер, второй блок задержки и первый регистр сдвига, последовательно соединенные второй Р- триггер, третий блок задержки и первый де- литель частоты, последовательно соединенные источник информации и второй регистр сдвига, последовательно соединенные второй элемент И, третий счетчик, третий дешифратор, D-триггер и четвертый блок задержки, последовательно соединенные второй формирователь коротких импульсов , второй делитель частоты,

СО

С

vj

со

hO 4 СО

ел

мультиплексор и коммутатор, первый элемент И, первый вход и выход которого сое- динены соответственно с выходом тактового генератора и вторым входом второго делител  частоты, первый и второй входы блока потребител  информации соединены соответственно к выходам первого блока задержки и первого регистра сдвига, вторые входы второго счетчика, первого и второго RS-триггеров, первого регистра сдвига соединены с первым входом первого счетчика, второй вход которого соединен с выходом первого делител  частоты , выход коммутатора и вход усилител  соединены с линией св зи, первый и второй выходы второго дешифратора соединены соответственное первыми входами первого и второго RS-триггеров, выходы строба сопровождени  данных источника информации соединен с вторыми входоми третьего счетчика и второго регистра сдвига, выход которого соединен с первым управл ющим входом мультиплексора, выход второго элемента И соединен с третьим входом второго регистра сдвига, выход четвертого блока задержки соединен с вторыми входами мультиплексора и второго элемента И, первый вход которого соединен с выходом мультиплексора , третий вход D-триггера соединен с общей шиной, выход третьего дешифратора соединен с входом источника информации , а выход первого делител  частоты соединен с вторыми входами коммутатора и первого элемента И.

Недостатком известного устройства  вл етс  сложность, низка  пропускна  способность и низка  достоверность приема. Сложность устройства вызвана использованием блока контрол  на базе счетчика, разр дность которого значительно превышает разр дность счетчика, используемого дл  измерени  длительности импульсов. Низка  пропускна  способность св зана с боль- шим временем ожидани  по влени  импульсов синхронизации при перерыве в св зи. Низка  достоверность приема св зана с передачей информации еще до установлени  св зи с удаленным абонентом при периодической передаче импульсов синхронизации по сигналу блока контрол  св зи .

Целью изобретени   вл етс  повышение пропускной способности и достоверности приема.

Поставленна  цель достигаетс  тем, что в устройство дл  передачи и приема данных в полудуплексном режиме, содержащее последовательно соединенные усилитель, фильтр, формирователь пр моугольных импульсов , последовательно соединенные

первый счетчик, первый дешифратор, первый блок задержки, последовательно соединенные тактовый генератор, второй счетчик, второй дешифратор, последовательно соединенные первый RS-триггер, второй блок задержки и первый регистр сдвига, последовательно соединенные второй RS-триггер , третий блок задержки и первый делитель частоты, последовательно соеди0 ненные источник информации и второй регистр сдвига, последовательно соединенные второй элемент И, третий счетчик, третий дешифратор, D-триггер и четвертый блок задержки, последовательно

5 соединенные второй формирователь коротких импульсов, второй делитель частоты, мультиплексор и коммутатор, первый элемент И, первый вход и выход которого соединены соответственно с выходом

0 тактового генератора и вторым входом второго делител  частоты, первый и второй входы потребител  информации соединены соответственно к выходам первого блока задержки и первого регистра сдвига, вторые

5 входы второго счетчика, первого и второго RS-триггеров, первого регистра сдвига соединены с первым входом первого счетчика, второй вход которого соединен с выходом первого делител  частоты, выход коммута0 тора и вход усилител  соединены с линией св зи, первый и второй выходы второго дешифратора соединены соответственно с первыми входами первого и второго RS5 триггеров, выход строба сопровождени  данных источника информации соединен с вторыми входами третьего счетчика и второго регистра сдвига, выход которого соединен с первым управл ющим входом

0 мультиплексора, выход второго элемента И соединен с третьим входом второго регистра сдвига, выход четвертого блока задержки соединен с вторыми входами мультиплексора и второго элемента И, первый вход кото5 рого соединен с выходом мультиплексора, третий вход D-триггера соединен с общей шиной, выход третьего дешифратора соединен с входом источника информации, а выход первого делител  частоты соединен с

0 вторыми входами коммутатора и первого элемента И, введены последовательно соединенные третий элемент И, третий RS- триггер и четвертый элемент И, выход которого соединен с вторым входом D-триг5 гера, выход формировател  пр моугольных импульсов соединен с входом первого формировател  короткого импульса, Bt ход которого соединен с первым входом первого счетчика, третий выход второго дешифратора соединен с установочным входом перво- го делител  частоты и вторым входом

третьего RS-триггера, выход третьего блока задержки соединен с вторым входом третьего элемента И, выход мультиплексора соединен с вторым входом четвертого элемента И.

Устройство дл  передачи данных в полудуплексном режиме содержит тактовый ге- нератор 1. усилитель 2, фильтр 3, формирователь 4 пр моугольных импульсов , первый счетчик 5, первый дешифратор 6, первый формирователь 7 коротких импульсов , первый блок 8 задержки, второй счетчик 9, второй дешифратор 10, первый и второй RS-триггеры 11 и 12, второй и третий блоки 13 и 14 задержки, первый регистр 15 сдвига, блок 16 потребител  информации, первый делитель 17 частоты, первый элемент И 18, источник 19 информации, D-триг- гер 20, второй регистр 21 сдвига, второй делитель 22 частоты, мультиплексор 23, коммутатор 24, второй элемент 25 И, четвертый блок 26 задержки, второй формирователь 27 коротких импульсов, третий счетчик 28, третий дешифратор 29, третий элемент И 30, третий RS-триггер 31, четвертый элемент 32 И.

На фиг. 1 представлена схема устройства; на фиг. 2 - форма сигналов в линии св зи.

Устройство работает следующим образом .

Делитель 22 частоты делит входную частоту от тактового генератора 1 и формирует три серии импульсов различной длительности, поступающие на входы мультиплексора 23. Выбор серии импульсов и их длительность на выходе мультиплексора 23 зависит от значени  сигналов на его управл ющих входах. С помощью формировател  27 коротких импульсов по заднему фронту каждого импульса происходит синхронизаци  счетчиков делител  частоты 22 дл  получени  импульсов со скважностью 1/2. Данные от источника информации 19 занос т параллельным кодом во второй регистр 21 сдвига. Строб сопровождени  данных устанавливает в ноль счетчик 29. Очередным задним фронтом импульса с выхода мультиплексора 23 через элемент 32 И D-триггера 2 0 уста на вливаетс  в состо ние, разрешающее через элемент 25 И выполнение сдвига в регистре 21 и счет числа переданных бит счетчиком 28. На управл ющем шестом входе мультиплексора устанавливаетс  значение сигнала, обеспечивающее формирование импульсов длительностью Т1 и Т2 в зависимости от значени  сигнала на выходе сдвигового регистра 21. После того, как будут переданы все биты данных, в счетчике 28 установитс  код, равный числу

передаваемых бит, и на выходе дешифратора 29 по витс  сигнал готовности к передаче очередного пол  данных, поступающий к источнику информации 19. Этим сигналом

D-триггер 20 устанавливаетс  в состо ние, обеспечивающее формирование мультиплексором 23 импульсов синхронизации длительностью ТЗ.

С выхода мультиплексора 23 через коммутатор 24 импульсы поступают на выход устройства и вход усилител  2. Усиленный аналоговый сигнал поступает через фильтр 3, необходимый дл  защиты от высокочастотных помех, на формирователь 4 пр моугольных импульсов и первый формирователь 7 коротких импульсов, который формирует импульсы по заднему фронту входных импульсов. Измерение длительности периода прин тых импульсов

выполн етс  счетчиком 9. При поступлении импульса синхронизации на первом и втором выходах дешифатора 10, соответствующих 0,75 Т2 и 0,75 ТЗ при Т1:Т2:ТЗ 1:2:4, по вл ютс  импульсы, устанавливающие

триггеры 11 и 12 в 1 состо ние. Сброс триггеров 11 и 12 происходит в моменты поступлени  импульсов с формировател  7 коротких импульса. По заднему фронту импульса синхронизации с выхода блока задержки 14 измен етс  состо ние делител  частоты 17, и переходит сигнал на его выходе в инверсное состо ние. При этом происходит прекращение подачи тактовых импульсов через элемент 18 И на делитель

22 частоты и разрыв цепи коммутатора 24, т.е. прекращение передачи данных. Одновременно выдаетс  разрешение на счет числа прин тых бит счетчику 5.

При поступлении сигнала от корреспондента с линии св зи 33 происходит измерение и дифференциаци  поступающих импульсов счетчиком 9, дешифратором 10, триггерами 11 и 12 и последовательное занесение значени  прин тых бит в первый

регистр 15 сдвига по заднему фронту импульсов . После того, как в код в счетчике 5 будет равен числу бит в принимаемом поле информации, сигнал на выходе дешифратора 6 изменит свое значение, что приведет к

формированию пр моугольного импульса строба сопровождени  данных. Импульс, задержанный блоком 8 задержки, поступает на стробирующий вход блока 16 потребител  информации. По переднему фронту импульса производитс  запись данных и-з регистра 15 сдвига в блок 16 потребител  информации. Задержка сигнала в блоке 8 необходима дл  завершени  операций сдвига в регистре 15.

Далее прием ведетс  до поступлени  импульса синхронизации от корреспондента с линии св зи 32. По этому импульсу происходит очередное изменение состо ни  делител  частоты 17, привод щее к запрещению счета числа прин тых бит счетчиком 5 и установке в ноль счетчика 5, подаче тактовых импульсов на делитель 22 частоты и к замыканию цепей в коммутаторе 24, т.е. к продолжению передачи данных.

При отсутствии сигналов от корреспондента при начальном вхождении в св зь или при нарушении св зи сигнал с третьего выхода второго дешифратора 10 через врем  большее, чем необходимо дл  передачи импульса синхронизации с паузой (ЗТЗ), поступает на установочный вход делител  частоты 17 и переводит устройство в режим передачи. Одновременно он устанавливает в О RS-триггер 31. В этом случае в режиме передачи и при наличии данных к передаче в регистре 21 не происходит изменение состо ни  D-триггера 20 по заднему фронту импульса с выхода мультиплексора 23 до получени  импульса синхронизации от корреспондента. В режиме приема импульсом синхронизации через элемент 30 и RS-триггер 31 устанавливаетс  в 1 состо ние. Благодар  наличию элемента 30 И это выполн етс  только в режиме приема. Поэтому данные не могут быть переданы устройством до получени  импульсов синхронизации от корреспондента, свидетельствующих об установлении св зи, что повышает достоверность приема.

На фиг. 2а показана форма сигналов в линии св зи при передаче информации байт за байтом. Импульсы с амплитудой А1 относ тс  к первому устройству дл  передачи данных, А2 - к второму. Разница амплитуд св зана с затуханием сигнала в линии св зи.

На фиг. 26 показана форма сигналов при отсутствии информации у обоих источников и при вхождении в св зь, на фиг. 2в - при передаче информации после вхождени  в св зь. В этом случае устройство передает только импульсы синхронизации с длительностью ТЗ с амплитудой А1 до получени  ответного импульса с длительностью ТЗ и амплитудой А2, после чего начинает передавать данные .

Таким образом, предлагаемое устройство дл  передачи и приема данных в полудуплексном режиме обладает более высокой пропускной способностью, а также повышенной достоверностью приема в услови х частых перерывов в св зи.

Claims (1)

1. Формула изобретени  Устройство дл  передачи и приема данных в полудуплексном режиме, содержащее первый формирователь коротких импульсов,

   последовательно соединенные усилитель, фильтр и формирователь пр моугольных импульсов , первый счетчик, выход которого соединен с входом первого дешифратора, выход первого блока задержки соединен с первым

   0 входом блока потребител  информации, по следовательно соединенные тактовый генераотр , второй счетчик, второй дешифратор,

   первый RS-триггер, второй блок задержки и

   первый регистр сдвига, второй выход дешиф5 ратора через последовательно соединенные второй RS-триггер, третий блок задержки и первый делитель частоты соединен с первым входом первого элемента И, второй вход которого соединен с выходом тактового ге0 нератора, выход первого элемента И соединен с первым входом второго делител  частоты, первый, второй и третий выходы которого соединены соответственно с первым , вторым и третьим входами мультиплек5 сора, четвертый вход которого соединен с третьим выходом второго делител  частоты, второй вход которого соединен с выходом второго формировател  коротких импульсов , вход которого, первый вход коммутато0 ра и первый вход второго элемента И соединены с выходом мультиплексора, первый и второй выходы источника информации соединены соответственно с первым и вторым входами второго регистра сдвига,

   5 третий вход и выход которого соединены соответственно с выходом второго элемента И и п тым входом мультиплексора, шестой вход которого и второй вход второго элемента И соединены с выходом четверто0 го блока задержки, вход которого соединен с выходом D-триггера, выход второго элемента И через последовательно соединенные третий счетчик и третий дешифратор соединен с первым входом D-триггера, вы5 ход третьего дешифратора соединен с входом источника информации, выход первого делител  частоты соединен с вторым входом коммутатора, выход которого соединен с входом усилител , второй выход источника

   0 информации соединен с вторым входом третьего счетчика, отличающеес  тем, что, с целью повышени  пропускной способности и достоверности приема, введены третий и четвертый элементы И и третий RS

   5 триггер, причем выход формировател  пр - моугольных импульсов через первый формирователь коротких импульсов соединен с первым входом первого счетчика, вторым входом второго счетчика, вторыми входами первого,, второго RS-триггеров и

   первого регистра сдвига, выход первого регистра сдвига соединен с вторым входом блока потребител  информации , выход первого делител  частоты соединен с вторым входом первого счетчика и первым входом третьего элемента I/I, второй вход и выход которого соединены соответственно с выходом третьего блока задержки и первым вхо0

   дом третьего RS-триггера, второй вход которого и второй вход первого делител  частоты соединены с третьим выходом дешифратора, выход третьего RS-триггера соединен с первым входом четвертого элемента И, второй вход и выход которого соединены соответственно с выходом мультиплексора и вторым входом D-тригге- ра.

   41}

   ю

   Передатчик-I

   LJ

   н

   JU

   и

   т

   к

   ft

   п

   Передатчик 2

   Передспчик i

   Г,