SU1720164A1

SU1720164A1 - Устройство дл последовательного обмена данными с квитированием

Info

Publication number: SU1720164A1
Application number: SU894731289A
Authority: SU
Inventors: Анатолий Иванович Сурнин
Original assignee: Коми Научный Центр Уральского Отделения Ан Ссср
Priority date: 1989-08-18
Filing date: 1989-08-18
Publication date: 1992-03-15

Abstract

Изобретение относитс к технике св зи. Целью изобретени вл етс увеличение пропускной способности. Устройство содержит приемник с блоками дискриминатора длительности импульсов и готовности к приему и передатчик с блоками регистра сдвига и логики формировани импульсов данных и синхронизации, манипулируемых по длительности. В устройство введены RS- триггеры и D-триггер, которые обеспечивают занесение данных из источника информации в регистр сдвига передатчика без подтверждени готовности к приему. 1 ил.

Description

сл С

Изобретение относи ге к технике св зи и может использоватьс при построении приемопередатчиков широтно-импульсной манипул ции.

Цель изобретени - увеличение пропускной способности.

На чертеже изображена структурна электрическа схема предлагаемого устройства .

Устройство содержит генератор 1 тактовых импульсов, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов, первый счетчик 5, первый Дешифратор 6, первый RS-триггер 7, триггер 8 буфер заполнен, первь(й элемент ИЛИ 9, второй блок 10 задержки, второй счетчик 11, второй дешифратор 12, второй RS-триггер 13, первый блок 14 задержки , третий RS-триггер 15 третий блок 16 задержки, шестой RS-триггер 17, четвертый блок 18 задержки, первый реп-.стр 19 сдви-. га, второй D-триггер 20, второй элемент

ИЛИ 21, блок 22 потребител информации, источник 23 информации, второй регистр 24 сдвига, делитель 25 частоты, первый мультиплексор 26, элемент И 27, п тый блок 28 задержки, третий счетчик 29, третий дешифратор 30, третий D-триггер 31, второй мультиплексор 32, первый D-триггер 33, формирователь 34 коротких импульсов, п тый , четвертый RS-триггеры 35 и 36, четвертый D-триггер 37, третий элемент ИЛИ 38.

Устройство дл приема и передачи данных работает следующим образом.

Делитель 25 делит частоту тактового генератора 1 и формирует на своих четырех выходах () четыре последовательности импульсов разной длительности Т1 Т2 ТЗ Т4, поступающие на мультиплексор 26. Выбор серии импульсов и их длительность на выходе мультиплексора 26 зависит от значени сигналов на его управл ющих входах. С помощью формировател 34 по заднему фронту каждого импульса происходит

vj Ю О

CN

N

синхронизаци счетчиков делител 25 дл получени импульсов со скважностью 1/2. Данные от источника 23 записываютс в параллельном коде в регистр 24.

Строб сопровождени данных устанавливает в нуль счетчик 29. При условии, что D-триггер находитс в состо нии 1, очередным фронтом импульса с выхода RS- триггера 36 D-триггер 31 устанавливаетс в состо ние, разрешающее через элемент И 27 выполнение сдвига в регистре 24 и счет числа переданных битов счетчиком 29. Кроме того, на управл ющих входах мультиплексоров 26 и 32 устанавливаютс значени сигналов , обеспечивающие формирование импульсов длительностью Т1 и Т2. Далее происходит сдвиг по каждому заднему фронту импульсов с выхода мультиплексора 26 данных в регистре 24.

В зависимости от значени очередного бита формируетс импульс длительностью Т1 илиТ2. По окончании передачи происходит изменение значени сигнала на выходе дешифратора 30 (код, занесенный в счетчик 29, соответствует числу передаваемых битов в каждом поле данных), установка D-триггера 37 в О и через третий элемент ИЛИ 38 установка D-триггера 31 в состо ние, обеспечивающее передачу импульсов синхронизации длительностью ТЗ или Т4, прекращение сдвига информации в регистре 24 и счета числа импульсов счетчиком 29.

Длительность импульсов синхронизации зависит от состо ни D-триггера 33. Информаци в D-триггер 33 записываетс по- каждому переднему фронту импульса с выхода RS-триггера 35 и зависит от готовности устройства к приему. Установка в 1 R-S- триггеров 35 и 36 происходит по переднему фронту импульсов с выходов делител 25. Сброс D-триггера 33, RS-триггеров 35 и 36 выполн етс в конце цикла формировани каждого импульса на выходе мультиплексора 26 сигналом с выхода формировател 34.

Задержка занесени информации о состо нии готовности к приему в D-триггер 33 на период паузы ТЗ позвол ет подготовитьс за это врем к приему данных с линии св зи путем считывани потребителем информации из регистра 19 и передать в цикле формировани импульса синхронизации сигнал о готовности к приему. В результате повышаетс пропускна способность устройства . Сброс D-триггера 33 в конце каждого импульса в состо ние, обеспечивающее формирование импульсов длительностью Т4, необходим дл устранени вли ни на работу устройства переходных процессов.

По окончании передачи очередного пол информации сигнал с выхода дешифратора 30 поступает на вход источника 23 и сообщает ему о готовности к передаче, По

5 этому сигналу источник 23 в цикле формировани импульса синхронизации длительностью ТЗ выполн ет запись очередного пол данных в регистр 24 и сброс в О счетчика 29. Однако нахождение D-триггера 37 в со0 сто нии О преп тствует с помощью сигнала с его инверсного выхода, поступающего через элемент ИЛИ 38, установке тактирую- щ ими импульсами D-триггера 31 в состо ние, обеспечивающее про5 должение передачи данных до момента получени сигнала о готовности-к приему от удаленного абонента. После получени сигнала о готовности к приему по заднему фронту синхроимпульса происходит установка в 1 D-триггера 20, сигнал с. выхода

0 которого устанавливает в 1 D-триггер 37, что в свою очередь вызывает сброс в О D-триггера 20.

В результате на выходе элемента ИЛИ 38 формируетс сигнал, обеспечивающий

5 разрешение передачи данных по фронту очередного тактирующего импульса. В результате наличи RS-триггера 36 фронт тактирующего импульса на тактовом входе D-триггера 31 сдвинут относительно задне0 го фронта импульса на выходе мультиплексора 26 на величину паузы Т1, что и увеличивает пропускную способность устройства . При этом происходит переход к режиму передачи данных уже в процессе

5 формировани импульса синхронизации в его. начальной стадии с длительностью Т1.

Входной аналоговый сигнал из линии св зи через входной усилитель 2, фильтр 3 нижних частот и формирователь 4 пр мо0 угольных импульсов поступает на блоки 5, 11,19. Импульс, поступающий на установочный вход счетчика 11, разрешает начать измерение его длительности путем подсчета импульсов с выхода тактового генератора 1.

5 В зависимости от длительности входных импульсов с помощью дешифратора 12 устанавливаютс в 1 триггеры 13, 15, 17.

Если длительность импульса Т4, то все триггеры устанавливаютс в 1, при ТЗ-

0 триггеры 13 и 15, при Т2 - триггер 13. По заднему фронту входного импульса происходит сдвиг данных в регистре 19. Необходима задержка обеспечиваетс блоком 14 задержки. Одновременно происходит счет 5 числа прин тых битов счетчиком 5. Если прин т хот бы один бит, то сигналом с выхода дешифратора 6 устанавливаетс в 1 триггер 7, что означает Приемник зан т,

После приема всего пол данных с известным фиксированным числом битов устанавливаетс в 1 триггер 8 и через эле мент ИЛИ 21 переводит в состо ние О триггер 7. С помощью элемента ИЛИ 9 формируетс сигнал К приему не готов, поступающий на D-вход триггера 33. Он запоминаетс по фронту импульса, поступающего на С-вход D-триггера 33. Сигнал Буфер заполнен с выхода триггера 8 через блок 10 задержки поступает на вход регистра 19, запреща сдвиг в нем. Одновременно он поступает в блок 22. После считывани данных из регистра 19 блок 22 устанавливает триггер 8 в О.

При поступлении импульсов синхронизации длительностью ТЗ или Т4 выполн етс сброс триггера 7 в нуль, установка в нуль счетчика.5 прин тых битов. По заднему фронту импульса синхронизации выполн етс занесение сигнала готовности к приему из триггера 17 в D-триггер 20. Последнее происходит лишь при отсутствии сигнала на установочном входе D-триггера 20 и соответствует завершению передачи данных. Необходима задержка сигналов синхронизации обеспечиваетс блоками 16 и 18 задержки . В результате, если источник 23 информации осуществил занесение данных в регистр 24 дл передачи, то происходит установка в 1 третьего D-три.тера 37, сброс второго D-триггера 20 и продолжаетс передача данных. Если данные не записаны из источника 23 информации в регистр 24 сдвига, то происходит лишь установка в 1 D-триггера 37 и в О D-триггера 20. Продолжение передачи данных происходит после записи их в регистр 24.

По окончании входного импульса (во врем паузы) происходит сброс триггеров 13,15,17 и счетчика 11 и прекращение счета последним.

П тый вход первого мультиплексора и первый вход второго мультиплексора подключены к выходу блока 28 задержки, так как в реальном устройстве функцию задержки сигнала выполн ет сам D-триггер 31 формировани импульса синхронизации.

Claims

Формула изобретени Устройство дл последовательного обмена данными с квитированием, содержащее последовательно соединенные усилитель, фильтр нижних частот, формирователь пр моугольных импульсов, первый счетчик, первый дешифратор, первый RS- триггер, первый элемент ИЛИ и первый D- триггер, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер, первый блок,задержки, первый

регистр сдвига, блок потребител информации , триггер буфер заполнен и второй блок задержки, выход которого соединен с вторым входом блока потребител информации и вторым входом первого регистра 5 сдвига, второй выход второго дешифратора через последовательно соединенные третий RS-триггер и третий блок задержки соединен с вторым входом первого счетчика, первым входом второго D-триггера и пер0 вым входом второго элемента ИЛИ, второй вход которого соединен с вторым входом первого, элемента ИЛИ и выходом триггера буфер заполнен, второй вход второго D- триггера соединен с выходом четвертого

5 блока задержки, выход формировател пр - моугольных импульсов соединен с первым входом второго счетчика, вторыми входами второго и третьего RS-триггеров и третьим входом первого регистра сдвига, выход ге0 нератора тактовых импульсов соединен с вторым входом второго счетчика и первым входом первого делител частоты, первый, второй, третий выходы которого соединены соответственно с первым, вторым, третьим

5 входами первого мультиплексора, выход третьего D-триггера через п тый блок задержки соединен с первым входом второго мультиплексора, выход которого соединен с четвертым входом первого мультиплексораг

0 п тый вход которого и первый вход элемента И соединены с выходом п того блока задержки, выход первого мультиплексора вл етс еыходом устройства и соединен с вторым входом элемента И и через форми5 рователь коротких импульсов с вторым входом делител частоты и вторым входом первого D-триггера, первый выход источника информации соединен с первым входом второго регистра сдвига, второй вход кото0 рого и первый вход третьего счетчика соеди- нены с вторым выходом источника информации, выход элемента И соединен с третьим входом второго регистра сдвига и вторым входом третьего счетчика, выход ко5 торого соединен с входом третьего дешифратора , выход второго регистра сдвига соединен с вторым входом второго мультиплексора , выход второго элемента ИЛИ соединен с вторым входом первого

0 RS-триггера, втор ой выход первого дешифратора соединен с вторым входом триггера буфер заполнен, а также третий элемент ИЛИ, отличающеес тем, что, с целью увеличени пропускной способности, в него

5 введены четвертый, п тый, шестой RS-триг- геры и четвертый D-триггер, причем четвертый выход делител частот соединен с шестым входом первого мультиплексора, выход четвертого D-триггера соединен с

первым входом третьего элемента ИЛИ и третьим входом второго D-триггера, выход третьего дешифратора соединен с входом источника информации, вторым входом третьего элемента ИЛИ и первым входом четвертого D-триггера, выход третьего элемента ИЛИ соединен с первым входом третьего D-триггера, выход второго D-триггера Соединен с вторым входом четвертого D-триггера, выход формировател коротких импульсов соединен с первыми входами четвертого и п того RS-триггеров, вторые входы которых соединены соответственно с

0

первым и третьим выходами делител частоты , выход четвертого RS-триггера соединен с вторым входом третьего D-триггера, выход п того RS-триггера соединен с третьим входом первого D-триггера, выход которого со- единен с третьим входом второго мультиплексора, третий выход второго дешифратора соединен с первым входом шестого RS-триггера, второй вход которого соединен с выходом формировател пр моугольных импульсов, выход шестого RS- триггера соединен с входом четвертого блока задержки.