SU1506576A1 - Устройство дл приема и передачи данных в дуплексном режиме - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - повышение достоверности приема при обмене цифровой информацией по последовательным каналам в дуплексном режиме. Устройство содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов, счетчик 5 числа прин тых бит, дешифратор 6 числа прин тых бит, триггер 8 "буфер заполнен", блоки 10,16,17 и 28 задержки - счетчик 11 тактовых импульсов, дешифратор 12 длительности входных импульсов, RS - триггер 13 значени  бита, RS - триггер 14 синхронизации, регистры 19 и 24 сдвига, блок 21 потреблени  информации, источник 23 информации, делитель 25 частоты, мультиплексор 26, элемент И 27, счетчик 29 числа переданных бит, дешифратор 30 числа переданных бит, D - триггер 31 формировани  импульса синхронизации, формирователь 34 коротких импульсов и линии 35 и 36 св зи. Цель достигаетс  введением RS - триггеров 7 и 15, элемента ИЛИ 9, блока 18 задержки, D - триггеров 20 и 33, элемента И 22 и мультиплексора 32. 2 ил.

Description

Я

СП

о

Од СП

о

Изнбретеине относитс  к технике св зи и исг111ЛЬ човатьс  при построении приемопередатчиков сигналов nnipoTHo-ifMnyjibCHoi i манигтул ции. Целью итобретонп   вл етс  повышение достоперности приема при обмене цифрово информацией по последовательным каналам л луплексном режиме .

На фиг. 1 приведена структурна  электрическа  устройства; на фиг. 2 - лрс ме ные диагра -гмы, по сн ющие его работу.

Устройство содержит чактов) генератор 1, усилитель 2, фштьтр 3 нижних частот, формирователь А пр моугольных импульсов, счетчик 5 числа прин тых бит, д л гифратор 6 числа прин тых бит, первьп RS-триггер 7, триггер 8 Буфер заполнен, элемент ИЛИ 9, четвертьп 6jTOK 10 задержки, счетчик 11 т. штоных импульсов, дешифратор длительное и входных импульсов , RS-ipnrrep 13 значени  бита, RS-тригг ер 14 c:vnfxpoHn3aiuiH, второй RS-триггер 15, первьи 16, второй 17 и п тый 18 блс кп задержки, первый регистр 19 сдвига, второй D-rpiirrep 20, блок 21 потребител  информации, второй элемент Я 22, источник 23 информадии, второй регистр 24 сдвига делитель 25 частоты, перьы мультиплексор 26, первый 5ле ;-1ент И 27, третий блок 28 задержки, счетчик 29 числа переданных бит, дешифратор 30 числа переданных бит, Т)-триггер 31 формировани  импульса синхронизацтш, второй мультиплекссзр 32, перв1 1Й D- триггер 33, формирователь 34 коротких импульсов, перва  35 и втора  36 линии св зи.

Устройство дл  приема и передачи данных в дуплексном режиме работает следукидим образом.

Делитель 23 частоты делит частоту тактового генератора 1 и формирует четыре последовательности им- пудьсов разной дшпельностп, поступающие на мультиплексор 26. Выбор серии импульсов и их длительность на выходе мультиплексора 26 зависит от значени  cirrnaj.OB на его управл ющих входах, Фо1)ма импульсов на выходе мультиплексора 26 приведена пр н;гличии передаваемой информапии на фиг. 2(а), а при отсутствии - на фиг, 2(6). С, помощью формировател  34 коротких импульсов по за71нему

5

0

5

0

5

0

5

фронту каждого импульса npoиcxoдиt сброс счетчиков делите.гт  25 частоты дл  получени  импул1,сов со скважностью 1/2, Данные от источника 23 информадии записываютс  в параллель- 1ГОМ коде в регистр 24. (троГ сопровождени  данных устанавливает в нуль счетчик 29. Очередным перепадом (задним )импульса с выхода мультиплексора 26 триггер 31 устанавливаетс  в состо ние, разрешающее, через элемент И 27, выполнение сдвига в регистре 24 и счет числа переданных бит счетчиком 29, Кроме того, на управл ющих входах мультиг1лект:о- ров 26 и 32 устанавливаетс  значение сигнала, обеспечивающее формирование импульсов длительностью Т1 и Т2, Далее происходит сдвиг по каждому заднему фронту 11мпульсов с выхода мультиплексора 26 данных в регистре 24, В зависимости от значени  очередного бита формируетс  импульс длительностью Т1 или Т2, По окончании передачи происходит изменение значени  cniMirTJia на выходе дешифратора 30 (код, занесенный в счетчик 29, соответствует числу передаваемых бит в каждом поле данных) и установка триг- гера 31 в состо ние, обеспечивающее

пс1)(дачу импульсов синхронизации, длительностью ТЗ и Т4, прекращение сдвига информации в регистре 24 и счета числа импульсов счетчиком 29, Япительность импульсов синхронизации зависит от Состо ни  ГЬ-триггера 33. Информаци  в него записьшаетс . по каждому заднему фронту импульса с выхода мультиплексора 26 и зависит от готовности, к приему. Дп  продолже- 1П1Я передачи записывают новые данные из источника 23 информации в ре- г истр 24.

Входной аналоговый сигнал из линии 35 св зи через (рходной) усилитель 2, фильтр 3 нижних частот и формирователь 4 пр моугольных импульсов поступает на блоки 5, 11 и 19. Импульс, поступающий на установочный вход счетчика 11, разрещает начать измерение его длительности путем подсчета импульсов с выхода тактового генератора 1. В зависимости от длительности входньрс импульсов, с помощью дешифратора 12 устанавливаютс  в 1 триггеры 13-15. Если длительность импульса Т4, то все триггеры установ тс  в 1, при ТЗ - триггеры 13 и

14, при Т2 - триггер 13. По заднему фронту входного импульса происходит сдвиг данных в регистре 19. Необходима  задержка обеспечиваетс  блоком 16 задержки. Одновременно происходит счет числа прин тых бит счетчиком 5. Если прин т хот  бы один бит, то сигналом с выхода дешифратора 6 устанавливаетс  в 1 триггер 7, что означает Приемник зан т. После приема всего пол  данных с известным фиксированным числом бит устанавливаетс  в 1 триггер 8. С помощью элемента ИЛИ 9 формируетс  сигнал К приему не готов дл  триггера 33. Сигнал Буфер заполнен с выхода триггера 8 через блок 10 задержки поступает-на вход регистра 19, запреща  сдвиг в нем. Одновременно он поступает в блок 21 потребител  информации . После считывани  данных из регистра 19 блок 21 устанавливает триггер 8 в О. При поступлении импульсов синхронизации длительностью ТЗ или Т4 происходит сброс триггера 7 в О, установка счетчика 5 прин тых бит, занесение значени  сигнала готовности к приему из триггера 15 в триггер 20. Последнее происходит лишь при отсутствии сигнала на установочном входе D-триггера 20 и соответствует завершению передачи данных. Необходима  задержка сигналов синхронизации обеспечиваетс  блоками 17 и 18 задержки. С помощью- элемента И 22 формируетс  сигнал К передаче готов, поступающий на вход источника 23 информации дл  занесени  в регистр 24 новых данных в па- раллельном коде. После окончани  входного импульса (во врем  паузы) происходит сброс триггеров 13-15 и прекращение счета счетчиком 11. В результате источник 23 информации осуществл ет занесение данных в регистр 24 дл  передачи при одновременном наличии сигнала завершени  передачи с выхода дешифратора 30 и сигнала к приему готов с выхода триггер а 20.

Claims (1)

1. Формула изобретени 

   Устройство дл  приема и передачи данных в дуплексном режиме, содержащее последовательно соединенные усилитель , фильтр нижних частот, формирователь пр моугольных угмпульсов.

   0

   0

   счетчик числа прин тых бит и дешифратор числа прин тых бит, последовательно соединенные T.iKfoBbtfi генератор , счетчик тактовых импульсов и дешифратор длительности входных ffM- пульсов, последовательно соединенные RS-триггер значени  бита, первый блок задержки и первый регистр сдвига , последовательно соединенные RS5

   0

   5

   0

   триггер синхронизации и второй блок задержки, последовательно соединенные источник информации и второй регистр сдвига, последовательно соединенные первый элемент И, счетчик числа переданных бит, дешифратор ч-ис- ла переданных бит, D-триггер формировани  импульса синхронизации и третий блок задержки, пос.педователь- но соединенные делитель частоты, первый мультиплексор и формирователь коротких импульсов, а также триггер Буфер заполнен и четвертый блок задержки, выход которого соединен с вторым входом первого регистра сдвига и с входом готовности блока потребител  информации, выход формировател  пр моугольных импульсов подключен к установочному входу счетчика тактовых импульсов, к первым входам RS-триггеров значени  бита и синхронизации и к тактовому входу первого регистра сдвига| вход усилител  соединен с первой линией св зи, выход строба сопровождени  данных источ- 5 ника информации подключен к второму входу второго регистра сдвига и к установочному входу счетчика числа переданных бит, выход тактового генератора соединен с входом делител  частоты, выход первого мультиплексора подключен к второй линии св зи, к тактовому входу D-триггера формировани  импульса синхронизации и к первому входу первого элемента И, 5 выход формировател  коротких импульсов соединен с установочным входом делител  чистоты, выход третьего блока задержки подключен к второму входу первого элемента И, выход ко- 0 торого соединен с тактовым входом

   второго регистра сдвига, выход второго блока задержки подключен к входу установки счетчика числа прин тых бит, первый и второй выходы дешифра- 5 тора длительности входных импульсой соединены с вторыми входами соответственно RS-триггера значени  бита и RS-триггера синхронизации, а D-вход D-триггера формировани  импульса

   синхронизации заземлен, отличающеес  тем, что, с целью повьппени  достоверности приема при обмене цифровой информацией по последовательным каналам в дуплексном режиме, введены последовательно соединенные первьп RS-триггер, элемент ИЛИ, первый D-триггер и второй мультиплексор , выход которого подключен

   к первому управл ющему входу первого мультиплексора, и последовательно соединенные второй RS-триггер, п тый блок задержки, второй D-триггер и второй элемент И, выход которого под ключен к входу готовности источника информации, первый и второй выходы дешифратора числа прин тых бит соединены с первыми входами соответственно первого RS-триггера и триггера Буфер заполнен, выход которого подключен к второму входу элемента ИЛИ, и к входу четвертого блока задержки, выход второго блока задержки подключен к тактовому входу второго П-триг гера и к втодому входу первого RS- триггера, выход первого регистра

   сдвига соединен с информационным входом блока потребител  информации, выход Буфер сосчитан которого подключен к второму входу триггера Буфер заполнен, третий выход дешифратора длительности входных импульсов соединен с первым входом второго RS-триггера, выход формировател  пр моугольных импульсов подключен к второму входу второго RS-триггера, выход дешифратора числа переданных бит соединен с установочным входом второго D-триггера и с вторым входом второго элемента И, выход второго регистра сдвига подключен к второму входу второго мультиплексора, выход D-триггера формировани  импульса синхронизации соединен с управл ющим входом второго мультиплексора и с вторым управл ющим входом первого мультиплексора , §ыход третьего блока задержки подключен к управл ющему входу второго регистра сдвига, а выход первого мультиплексора соединен с тактовым входом первого П-триггера.

   rpij rina. инрирмацилниы  uJttnt/MCoo (SaUm

   tlTLJllRJinmi Синховаипу ке ff.is еторпго SHuvcnan сигнала lonosHocma к п/)иему