SU1693734A1 - Устройство дл приема и передачи цифровой двоичной информации - Google Patents

Abstract

Изобретение относитс  к радио- технике. Цель изобретени  - увели-1 чение пропускной способности при мене цифровой информации„ Устройство содержит- тактовый генератор 1, усили - тель 2, фильтр 3 нижних частот, фор- мирователь 4 пр моугольных импульсов, счетчики 5, 11, 29, дешифраторы 6, 12, 30, RS-триггеры 7 13, 15, триггер 8$ Буфер заполнен, элементы ИЛИ 9, 34, блоки задержки 14, 16, 10, 28, 32, регистры 17,22 сдвига, блок 18 потребител  информации D-триггеры 20, 27, 19, источник 21 информации, элементы И 23, 24, делители 25, 35, частоты, мультиплексоры 26, 31, эле мент ИСКЛЮЧАЮЩЕЕ ИЛИ 33. Изобретение благодар  передаче сигналов квитиро ванием во врем  паузы между импульса - ми и изменению длительности паузы в процессе ее формировани  позвол ет увеличить пропускную способность. 1 ил. о Ј (Л с о о 00 4J 00

Description

Изобретение относитс  к технике приема и передачи цифровой информа- ции.

Цель изобретени  - увеличение пропускной способности при обмене цифровой информации.

На чертеже изображена структурна  электрическа  схема предложенного устройства.

Устройство содержит тактовый ге не- ратор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 лр моугольных импульсов, первый счетчик 5, первый дешифратор 6, первый FS-триггер 7, триггер 8 Буфер заполнен, первый элемент ИЛИ 9, третий блок 10 задержи ки, второй счетчик 11, второй дешиф- ратор 12, второй RS-триггер 13, пер- вый блок 14 задержки, третий RS триггер 15, второй блок 16 задержки, первый регистр 17 сдвига, блок 18 потребител  информации, третий D- триггер 19, первый D-триггер 20, точник 21 информации, второй регистр 22 сдвига, второй второй первый элементы И 23, 24, первый делитель 25 частоты, первый мультиплексор 26, второй U-триггер 27, четвертый блок 28 задержки, третий счетчик 29, тре- тий дешифратор 30, второй мультиплек- сор 31, п тый блок 32 задержки, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 33, второй элемент ИЛИ 34, второй делитепь 35 час- тоты.

Устройство работает следующим образом .

Делитель 25 частоты делит частоту тактового генератора 1 и формирует на своих трех выходах три последовательности импульсов, с разным периодом ТК поступающие на мультиплексор 2b. Выбор серии импульсов на выходе мультиплексора 26 зависит от значени  сигналов на его управл ющих входах. Делитель 35 частоты делит входные импульсы на два. По переднему фронту каждого импульса с выхода мультиплексора 26 происходит синхронизаци  счетчиков делител  25 частоты путем сброса их в (V. Данные от источника 21 информации записываютс  в параллельном коде в регистр 22. Строб сопровождени  данных устанавливает в нуль счетчик 29„ Очередным задним фронтом импульса с выхода делител  35 частоты D-триггер 27 устанавливаетс  п состо ние, разрешающее через элемент И 24 выполнение сдвига

5

0

5

0

5

0

5

0

5

в регистре 22 и счет числа переданных бит счетчиком 29. Кроме того, на управл ющих входах мультиплексоров 26, 31 устанавливаютс  значени  сигналов , обеспечивающие формирование импульсов длительностью Т1 и- Т2. Далее происходит сдвиг данных в регистре 22 по каждому заднему фронту импульсов с выхода делител  35 частоты. В зависимости от значени  очередного бита формируетс  импульс длительно стью Т1 или Т2. По окончании передачи пол  данных происходит изменение значени  сигнала на выходе дешифратора 30 (код, занесенный в счетчик 29, соответствует числу передаваемых бит в каждом поле данных) и установка D-триггера 27 в состо ние, обеспечивающее передачу импульсов синхронизации длительностью ТЗ, прекращение сдвига информации в регистре 22 и счета числа импульсов счетчиком 29 Длительность паузы между формируемыми импульсами зависит от состо ни  D-триггера 200 Информаци  о готовности к приему с выхода элемента ИЛИ 9 записываетс  по каждому переднему фронту импульса Т1 с первого .выхода делител  25 частоты и зависит от готовности устройства к приему Сброс 1 -триггера 20 выполн етс  по каждому переднему фронту импульса на выходе мультиплексора 26„ Задержка занесени  информации о состо нии готовности к приему в D-триггер 20 на период импульса Т1 позвол ет подготовитьс  за это врем  к приему данных с линии св зи путем считывани  потребителем информации из регистра 17 и передать в цикле формировани  паузы между импульсами сигнал о готовности к приему. В результате повышаетс  пропускна - способность устройства Сброс 1)-триггера 20 в конце каждого импульса в состо ние, обеспечивающее формирование паузы, между импульсами длительностью Т2, необходим дл  устранени  вли ни  на работу устройства переходных процессов . При формировании импульса синхронизации ТЗ передним фронтом импульса с третьего выхода делител  25 частоты происходит синхронизаци  делител  35 частоты дл  прив зки уров-- н  сигнала (высокий уровень - данные и синхронизаци , низкий уровень - сигналы квитировани )„ Благодар  делителю 35 частоты на два по каждому

импульсу, сформированному на выходе мультиплексора 26, происходит изменение уровн  сигнала на выходе устройства на противоположное.

Выбор длительностей формируемых на выходе делител  35 частоты уровней сигналов осуществл етс  с помощью мультиплексоров 31 и элемента И 23. При первом (высоком) уровне сигнала на выходе делител  35 частоты мультиплексор 31 и элемент И 23 обеспечивают формирование пауз на выходе мультиплексора 26 длительностью Т1, Т2, ТЗ. При втором (низком) уровне сигнала на выходе делител  35 частоты с помощью элемента И 23 обеспечиваетс  формирование пауз длительностью Т1 и Т2. Причем мультиплексор 31 определ ет источник информации (сдви- говый регистр 22 или D-триггер 20), а элемент И 23 блокирует формирование пауз с длительностью ТЗ при втором (низком) уровне сигнала на выходе устройства.

Входной аналоговый сигнал из линии св зи через усилитель 2, фильтр 3 нижних частот и формирователь 4 пр - моугольных импульсов поступает на блоки 5,17,19,32,33 С помощью блоков 32,33 по каждому фронту импульса с выхода формировател  4 формируютс  короткие импульсы, длительность кото- рых определ етс  задержкой сигнала в блоке 32„ Эти импульсы поступающие на установочный входы счетчика 11 и триггеров 13,15, выполн ют их сброс О. В промежутке времени между им- пульсами происходит измерение длительности паузы с помощью счетчика 11 путем подсчета импульсов с выхода тактового генератора 1. В зависимости от длительности паузы между импульса- ми с помощью дешифраторов 12 устанав ливаютс  в 1 триггеры 13, 15. Если пауза между импульсами на выходе эле мента ИСКЛЮЧАЮЩЕЕ ИЛИ 33-ТЗ, то оба триггера устанавливаютс  в 1, при Т2 - триггер 13. По заднему фронту входного импульса происходит сдвиг данных в регистре 17 Необходима  за- держка обеспечиваетс  блоком 14 задержки . Одновременно происходит счет числа прин тых бит счетчиком 5. Если прин т хот  бы один бит, то сигналом с выхода дешифратора 6 устанавливает с  в 1 RS-триггер 7, что означает Приемник зан т. После приема всего пол  данных с известным фиксированным

числом бит измен етс  состо ние триггера 8, что через элемент ИЛИ 34 приводит к установке в исходное состо ние RS-триггера 7. С помощью элемента ИЛИ 9 формируетс  сигнал К приему не готов, поступающий на информационный вход U-триггера 20. Он запоминаетс  по фронту импульса Т1, поступающего на тактовый вход D- триггера 20„ Сигнал Буфер заполнен с выхода триггера 8 через блок 10 задержки поступает на вход регистра 17, запреща  сдвиг в нем„ Одновременно -он поступает в блок 18 потребител  информации. После считывани  данных из регистра 17 блок 18 устанавливает триггер 8 в исходное состо ние. При поступлении импульсов синхронизации длительностью ТЗ выполн етс  установ - ка в исходное состо ние RS-триггера 7 и счетчика 5 числа прин тых бит Необходима  задержка сигналов синхронизации обеспечиваетс  блоком 16 задержки. По переднему фронту входных импульсов происходит занесение сигна- ла готовности к приему из RS-триггера 13 в D-триггер 19. .Последнее выполн - етс  лишь при отсутствии сигнала на установочном входе 1)-триггера 19 и соответствует завершению передачи данньЕХ. В результате, если источник 21 информации осуществил занесение данных дл  передачи в регистр 22, то происходит сброс второго I)-триггера 19 и продолжаетс  передача данных

При рассмотрении работы устройства необходимо учитывать естественные за1 держки сигнала в каждом блоке.

Таким образом, предлагаемое устрой ство благодар  передаче сигналов кви- тированием во врем  паузы между пульсами и изменению длительности па- узы в процессе ее формировани  право 4 л ет увеличить пропускную способность.

Claims (1)

1. Формула изобретени 

   Устройство дл  приема и передачи цифровой двоичной информации, содер - жащее последовательно соединенные усилитель , фильтр нижних частот, формирователь пр моугольных импульсов, первый счетчик, первый дешифратор, первый RS-триггер, первый элемент ИЛИ, первый D-триггер, последовательно соединенные тактовый генератор, рой счетчик и второй дешифратор, пер вый выход которого через последова-

   тельно соединенные второй RS-триггер и первый блок задержки соединен с первым входом первого регистра сдвига , выход которого соединен с первым входом блока потребител  информации, выход которого соединен с первым вхо- дом триггера Буфер заполнен, второй вход и выход которого соединены ветственно с вторым выходом первого дешифратора и вторым входом первого элемента ИЛИ, второй выход второго дешифратора через последовательно соединенные третий RS-триггер и вто- рой блок задержки соединен с вторым входом первого счетчика и первым вхо- дом второго элемента KJIK, второй вход второго счетчика соединен с вторыми входами второго и третьего RS-тригге- ров, выход формировател  пр моуголь- ных импульсов соединен с вторым вхо- дом первого регистра сдвига, третий вход которого соединен с выходом третьего блока задержки, подключенным к второму входу блока потребител  ин- формации, вход третьего блока задерж- ки соединен с выходом триггера Буфер заполнен, последовательно соединен- ные первый элемент И, третий счетчик, третий дешифратор, второй D-триггер и четвертый блок задержки, первый выход источника информации соединен с первым входом второго регистра сдвига, второй вход которого и вто - рой вход третьего счетчика соединены с вторым выходом источника информации, выход тактового генератора соединен с первым входом первого делител  час- тоты, первый, второй, третий выходы которого соединены соответственно с первым, вторым, третьим входами пер- вого мультиплексора, первый вход первого элемента И соединен с выходом, четвертого блока задержки, выход третьего дешифратора соединен с вым входом третьего D-триггера, выход первого элемента И соединен с третьим входом второго регистра сдви- га, выход которого соединен с первым

   20

   25

   вход и выход которо ветственно с выходо гера и четвертым вх типлексора, второй мента ИЛИ соединен Буфер заполнен вы мента ИЛИ соединен первого RS-триггера

   ... Элемент И, п тый бл чем вход усилител  устройства, отли тем, что, с целью у ной способности при

   15 информации, введены частоты и элемент И первый и второй вхо ключены соответстве мировател  пр моуго и п того блока заде соединен с вторым в счетчика, вход п то соединен с вторым в D-триггера и подклю мировател  пр моуго выход первого мульт нен с первым входом частоты, выход кото первым входом второ

   30 первым входом второ вторым входом второ вторым входом перво второй вход второго ключен к выходу чет держки, а выход под входу первого мульт выход первого делит ключен к второму вх тел  частоты, выход гера подключен к вх информации, выход п сора соединен с вто делител  частоты и первого D-триггера

   Af рого соединен с пер го делител  частоты третьего D-триггера ду первого блока за второго делител  ча

   35

   40

   входом второго мультиплексора, второй выходом устройства .

   Редактор С.Патрушева

   I

   Составитель Н.Лазарева Техред М.Моргентал

   Корректор А.О

   0

   5

   вход и выход которого соединены COOT- ветственно с выходом первого D-триг- гера и четвертым входом первого мультиплексора , второй вход второго элемента ИЛИ соединен с выходом триггера Буфер заполнен выход второго элемента ИЛИ соединен с вторым входом первого RS-триггера, а также второй

   .. Элемент И, п тый блок задержки, при чем вход усилител   вл етс  входом устройства, отличающеес  тем, что, с целью увеличени  пропуск ной способности при обмене цифровой

   5 информации, введены второй делитель частоты и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены соответственно к выходу формировател  пр моугольных импульсов и п того блока задержки, а выход соединен с вторым входом второго счетчика, вход п того блока задержки соединен с вторым входом третьего D-триггера и подключен к выходу формировател  пр моугольных импульсов, выход первого мультиплексора соединен с первым входом второго делител  частоты, выход которого соединен с первым входом второго мультиплексора,

   0 первым входом второго элемента И, вторым входом второго D-триггера и вторым входом первого элемента И, второй вход второго элемента И подключен к выходу четвертого блока задержки , а выход подключен к п тому входу первого мультиплексора, третий выход первого делител  частоты подключен к второму входу второго делител  частоты, выход третьего D-триг; гера подключен к входу источника информации, выход первого мультиплексора соединен с вторым входом первого делител  частоты и вторым входом первого D-триггера, третий вход котоf рого соединен с первым выходом первого делител  частоты, третий вход третьего D-триггера подключен к выходу первого блока задержки, а выход второго делител  частоты  вл етс 

   5

   0

   Корректор А.Осауленко