SU1748276A1 - Устройство дл передачи и приема информации - Google Patents

Abstract

Изобретение относитс  к радиотехнике, к технике последовательной передачи данных методом широтно-импульсной майипул ции . Целью изобретений  вл етс  повышение пропускной способности. Устройство дл  передачи и приема содержит приемник с блоками дискриминатора длительности импульсов и готовности к приему и передатчик с блоками логики формировател  импульсов и готовности передачи. В устройство введены три D-триггера и мультиплексор , введение которых позвол ет получить вместе с квитируемым каналом передачи канал телеуправлени , к 6торый возникает лишь в Моменты Времени, когда в нем по вл етс  необходимость (когда устройство не готово к приему). 1 ил.

Description

Изобретение относитс  к радиотехнике и может использоватьс  при построении приемопередатчиков широтно-импульсной манипул ции.

Известно устройство дл  приема и передачи данных в дуплексном режиме, состо щее из тактового генератора, последовательно включенных входного усилител , фильтра нижних частот и формировател  пр моугольных импульсов, счетчика прин тых бит, дешифратора числа прин тых бит, D-триггера Буфер заполнен с первым элементом задержки, счетчика тактовых импульсов , дешифратора длительности входных импульсов, RS-триггеров значени  бита и синхронизации второго и третьего элементов задержки, первого и второго сдвиговых регистров, первого элемента И, делител  частоты, мультиплексора на четыре направлени , формировател  короткого импульса, счетчика числа переданных бит, дешифратора числа переданных бит, Dтриггера формировани  импульса синхронизации , четвертого элемента задержки.

Недостатком известного устройства  вл етс  низка  достоверность приема при отсутствии дополнительных каналов св зи дл  передачи сигналов готовности к приему и при работе без режима Отражени .

Наиболее близким к предлагаемому  вл етс  устройство дл  передачи и приема данных, содержащее тактовый генератор, третий элемент И, последовательно соединенные усилитель, фильтр нижних частот и формирователь пр моугольных импульсов, последовательно соединенные первый счетчик и первый дешифратор, первый RS- триггер, D-триггер Буфер заполнен, первый элемент ИЛИ, последовательно соединенные второй элемент ИЛИ и четвертый блок задержки, первый блок задержки, последовательно соединенные второй счетчик и второй дешифратор, последовательно соединенные второй RS-триггер и второй блок задержки, последовательно соединен (/

С

2

00

ю VI о

ные третий RS-триггер и третий блок задержки , формирователь коротких импульсов, первый регистр сдвига, первый D-триггер, потребитель информации, второй регистр сдвига, первый делитель частоты, второй делитель частоты, первый мультиплексор, первый элемент И, второй элемент И, п тый блок задержки, последовательно соединенные третий счетчик и третий дешифратор, второй D-триггер, второй мультиплексор и третий D-триггер, информационный вход которого подключен к выходу первого элемента ИЛИ, входы которого соединены с выходами первого RS-триггера и D-тригге- ра Буфер заполнен, первый вход которого подключен к первому выходу потребител  информации, первый и второй входы которого соединены с выходом и первым входом первого регистра сдвига, второй вход которого соединен с выходом формировател  пр моугольных импульсов, первым входом первого счетчика, первыми входами второго и третьего RS-триггеров и первым входом второго счетчика, второй вход которого подключен к выходу тактового генератора и первому входу первого делител  частоты, второй вход которого через формирователь коротких импульсов соединен с выходом первого мультиплексора, первый и второй входы которого подключены соответственно к выходу второго мультиплексора и выходам первого делител  частоты, выходы третьего и четвертого блоков задержки подключены соответственно к тактовому и информационному входам первого D-триг- гера, вход первого блока задержки соединен с выходом D-триггера Буфер заполнен, выход третьего дешифратора подключен к установочным входам первого и второго D-триггера, выход первого элемента И соединен с входом третьего счетчика и первым входом второго регистра сдвига, вторые входы второго и третьего RS-триггеров подключены к соответствующим выходам второго дешифратора, выход п того блока задержки подключен к первому входу первого элемента И, информационный вход второго D-триггера соединен с общей шиной, а выходы источника информации подключены к вторым входам второго регистра сдвига, выход которого соединен с первым входом второго мультиплексора , при этом выход второго блока задержки подключен к третьему входу первого регистра сдвига, первый и второй выходы первого дешифратора соединены соответственно с вторым входом первого RS-триггера и тактовым входом триггера Буфер заполнен, информационный вход которого соединен с общей шиной, выход

третьего блока задержки подключен к второму входу первого счетчика и первому входу первого RS-триггера, выход первого блока задержки соединен с первым входом

первого регистра сдвига, выход второго делител  частоты соединен с первым входом второго элемента И, второй вход и выход которого подключены соответственно к выходу третьего D-триггера и второму входу

0 второго мультиплексора, третий вход которого соединён с третьим входом первого мультиплексора и выходом п того блока задержки, вход которого подключен к выходу второго D-триггера, тактовый вход

5 которого соединен с соответствующим выходом первого делител  частоты и первым входом второго делител  частоты, второй вход которого подключен к выходу первого мультиплексора и первому входу первого

0 элемента И, второй вход которого соединен с третьим входом второго делител  частоты, первый и второй входы второго элемента ИЛИ подключены соответственно к третье му и четвертому выходам первого дешифра5 тора, а вход усилител   вл етс  входом устройства, выходом которого  вл етс  выход первого мультиплексора.

Недостатком известного устройства  вл етс  низка  информативность сигнала го0 товности, передаваемого с помощью манипул ции количества бит в поле информации в виде дополнительного импульса, сопровождающего импульс синхронизации. Потребитель данных сам  вл етс  источни5 ком служебной информации, в которой нуждаетс  источник информации. Например, если потребителем  вл етс  печатающее устройство, то его неготовность может быть вызвана как медленной работой печатаю0 щего механизма, так и отсутствием бумаги, электропитани , механической поломкой. В информации о такого рода отказах нуждаетс  источник данных.

Цель изобретени  - повышение пропу5 скной способности.

Поставленна  цель достигаетс  тем, что в устройство дл  передачи и приема информации , содержащее последовательно соединенные усилитель, вход которого

0  вл етс  входом устройства, фильтр нижних частот, формирователь пр моугольных импульсов , первый счетчик, первый дешифратор , первый RS-триггер, первый элемент ИЛИ, второй вход которого и вход первого

5 блока задержки соединены с выходом триггера Буфер заполнен, первый вход которого соединен с вторым выходом первого дешифратора, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер. второй блок задержки.

первый регистр сдвига и блок потребител  информации, второй вход которого и второй вход первого регистра сдвига соединены с выходом первого блока задержки, выход тактового генератора соединен с первыми 5 входами второго счетчика и первого делител  частоты, первый, второй и третий выходы которого соединены соответственно с первым , вторым, третьим входами первого мультиплексора, выход которого  вл етс  10 выходом устройства и через формирователь коротких импульсов соединен с вторым входом первого делител  частоты, первый, второй выходы источника информации соединены соответственно с первым, вто- 15 рым входами второго регистра сдвига, третий вход которого соединен с выходом первого элемента И и входом третьего счетчика , второй выход второго дешифратора через последовательно соединенные тре- 20 тий RS-триггер и третий блок задержки соединен с первым входом первого D-триггера, третий и четвертый выходы первого дешиф- ратора.соединены с входами второго элемента ИЛИ, выход которого через 25 четвертый блок задержки соединен- с вторым входом первого D-триггера, выход формировател  пр моугольных импульсов соединен с вторыми входами второго счетчика , второго и третьего RS-триггеров и 30 третьим входом первого регистра сдвига, .второй выход источника информации соединен с вторым входом третьего счетчика, вы- - ход которого через третий дешифратор

соединен с третьим входом первого D-триг- 35 гера и первым входом второго D-триггера, второй вход которого и первый вход второго делител  частоты соединены с третьим выходом первого делител  частоты, выход второго D-триггера через п тый блок задержки 40 соединен с первым входом второго мультиплексора , четвертым входом первого мультиплексора , первым входом первого элемента И и вторым входом второго делител  частоты , третий вход которого, второй вход пер- 45 вого элемента И и первый вход третьего D-триггера соединены с выходом первого мультиплексора, выход второго регистра сдвига соединен с вторым входом второго мультиплексора, выход и третий вход кото- 50 рого соединены соответственно с п тым входом первого мультиплексора и выходом второго элемента И, первый, второй входы которого,соединены соответственно с выходом второго делител  частоты и выходом 55 третьего D-триггера, второй вход которого соединен с выходом первого элемента ИЛИ, выход третьего блока задержки соединен с вторыми входами первого счетчика и первого RS-триггера, первый выход блока потребител  информации соединен с вторым входом триггера Буфер заполнен, третий элемент И, введены четвертый, п тый, шестой D-триггеры и третий мультиплексор, причем второй выход блока потребител  информации соединен с первым входом четвертого D-триггера, второй вход и выход которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора, второй и третий входы которого соединены соответственно с вторым и первым выходами первого дели-- тел  частоты, а выход - с шестым входом первб го мультиплексора, выход третьего блока задержки соединен с первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом п того D-триггера, выход которого соединен с первым входом источника информации , второй вход которого соединен с выходом первого D-триггера, первый, второй входы шестого D-триггера соединены соответственно с выходом формировател  пр моугольных импульсов и выходом второго блока задержки, а выход - с вторым входом п того D-триггера.

Увеличение пропускной способности достигаетс  благодар  тому, что введены четвертый, п тый, шестой D-триггеры и третий мультиплексор, причем второй выход блока потребител  информации соединен с первым входом четвертого D-триггера, второй вход и выхбд которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора , второй и третий входы которого соединены соответственно с вторым и первым выходами первого делител  частоты, а выход - с шестым входом первого мультиплексора , выход третьего блока задержки соединен с первым сходом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом п того D-триггера, выход которого соединен с первым входом источника информации, второй вход которого соединен с выходом первого D-триггера, первый, второй входы шестого О-триггера соединены соответственно с выходом формирователт гр моугольных импульсов и выходом второго блока задержки, а выход - с вторым входом п того D-триггера .

На чертеже представлена структурна  электрическа  схема устройства,

Устройство дл  передачи и приема информации содержит тактовый генератор 1, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов,

первый счетчик 5, первый дешифратор 6, первый RS-триггер 7, D-триггер Буфер заполнен 8, первый элемент ИЛИ 9. первый блок 10 задержки, второй счетчик 11, второй дешифратор 12, второй RS-триггер 13, второй блок 14 задержки, третий RS-триггер 15, третий блок 16 задержки, потребитель 17 информации, четвертый блок 18 задержки, первый регистр 19 сдвига, первый D-триггер 20, первый элемент 21 И, второй элемент 22 ИЛИ, источник 23 информации, второй регистр 24 сдвига, первый делитель 25 частоты , первый мультиплексор 26, второй элемент 27 И, п тый блок 28 задержки, третий счетчик 29, третий дешифратор 3U, второй D-триггер 31, второй мультиплексор 32, третий D-триггер 33, второй делитель 34 частоты , формирователь 35 коротких импульсов , третий элемент И 36, а также четвертый, п тый и шестой D-триггеры 37, 38 и 39, третий мультиплексор 40, выход 41 и вход 42 ус-тройства.

Устройство дл  передачи приема информации работает следующим образом. Первый делитель 25 частоты, работающий от тактового генератора 1, формирует три последовательности импульсов разной длительности Т1, Т2, ТЗ, поступающие на вторые входы первого мультиплексора 26. Выходной сигнал последнего зависит от значени  управл ющихсигналов, действующих на его первом и третьем входах.

Формирователь 35 коротких импульсов вырабатывает последовательность импульсов , совпадающих по времени с отрицательными перепадами выходного сигнала. Этой последовательностью производитс  синхронизаци  счетчиков первого делител  25 частоты дл  получени  импульсов со скважностью 0,5.

Данные от источника 23 информации в параллельном коде записываютс  во второй регистр 24 сдвига . Строб сопровождени  данных устанавливает в ноль третий счетчик 29. Очередным перепадом (отрицательным) с соответствующего выхода первого делител  25 частоты второй D-триггер 31 устанавливаетс  в состо ние при котором сигнал с выхода п того блока 28 задержки разрешает (через второй элемент 21 И) выполнение сдвига во втором регистре 24 сдвига и счет числа переданных бит третьим счетчиком 29. Кроме этого, на управл ющих входах первого и второго мультиплексоров 26 и 32 устанавливаетс  значение сигналов, обеспечивающих формирование импульсов длительностью Т1 иТ2 Далее происходит сдвиг по каждому заднему фронту импульсов с выхода первого мультиплексора 26 во втором регистре 24 сдвига В зависимости от

значени  очередного бита формируетс  импульс длительностью Т1 или Т2 По окончании передачи происходит изменение значени  сигнала на выходе третьего дешифратора 30 и установка второго D-тригге- ра 31 в состо ние, обеспечивающее передачу импульсов синхронизации Прекращаютс  сдвиг информации во втором регистре 24 сдвига и счет числа импульсов

третьим счетчиком 29. Перед каждым импульсом синхронизации следует группа дополнительных информационных импульсов, количество которых (0 или 1) зависит от со: сто ни  третьего D-триггера 33, а длительность (И или Т2) - от состо ни  четвертого D-триггера 37, включенного к управл ющему входу третьего мультиплексора 40. Дл  этого с помощью третьего мультиплексора 40 соответствующие выходы первого делител  25 частоты подключаютс  к соответствующему входу первого мультиплексора 26.

Запись информации из второго выхода потребител  17 информации в четвертый Dтриггер 37 происходит по заднему фронту импульса с выхода первого мультиплексора 26 Дп  увеличени  пропускной способности устройства при формировании импульса синхронизации ТЗ второй делитель 34 частоты синхронизируетс  по переднему фронту сигнала с третьего выхода первого делител  25 частоты. Благодар  этому груп- , па импульса синхронизации может состо ть из одного импульса ТЗ Дл  (

продолжени  передачи записываютс  новые данные из источника 3 информации во второй регистр 24 сдвига.

Входной аналоговый сигнал из линии св зи через входной усилитель 2, фильтр 3

нижних частот и формирователь 4 пр моугольных импульсов поступает на блоки 5, 11,19. Импульс, поступающий на установочный вход счетчика 11, разрешает начать измерение его длительности путем подсчета

импульсов с выхода тактового генератора 1 В зависимости от длительности входных импульсов , с помощью дешифратора 12 устанавливаютс  в 1 триггеры 13 и 15. Если i длительность импульса ТЗ, то оба триггера

устанавливаютс  в 1, а еслиТ2 -то только триггер 13 По заднему фронту входного импульса происходит сдвиг данных в регистре 19 и запись значени  последнего прин того бита в шестой .D-триггер 9. Необходима 

задержка обеспечиваетс  блоком 14 задержки Одновременно происходит счет числа прин тых бит счетчиком 5. Если прин ты хот  бы два бита, то сигналом с второго выхода первого дешифратора 6 устанавливаетс  в 1 первый триггер 7, что означает

Приемник зан т. После приема всего пол  данных с известным фиксированным числом бит измен етс  состо ние D-триггера Буфер заполнен. С помощью элемента ИЛИ 9 формируетс  сигнал К приему не готов, поступающий на информационный вход D-триггера 33. Он запоминаетс  по заднему фронту импульса, поступающему на тактовый вход третьего D-триггера 33 с выхода первого мультиплексора 26. Сигнал Буфер заполнен с выхода D-триггера 8 через блок 10 задержки поступает на вход регистра 19, запреща  сдвиг в нем, Одновременно он поступает в блок 21 потребител  информации. После считывани  данных из регистра 19 блок 21 устанавливает триггер 8 Буфер заполнен в исходное состо ние .

При поступлении импульсов синхронизации передним фронтом импульса с выхода третьего блока 16 задержки выполн етс  сброс первого RS-триггера в О, установка в О первого счетчика 5 прин тых бит, занесение сигнала готовности к приему в первый D-триггер 20. Последнее происходит лишь при отсутствии сигнала на установочном входе D-триггера 20 и соответствует завершению передачи данных Кроме того, при наличии сигнала на выходе блока 18 задержки (был прин т дополнительный бит) передним фронтом импульса с выхода блока 16 задержки, поступающим через третий эле- мент И 36 на тактовый вход п того D-триггера 38, выполн етс  запись значени  дополнительного бита. Дл  этого информационный вход п того D-триггера 38 подключен к выходу шестого D-триггера 39, выполн ющего роль регистра сдвига, включенного параллельно регистру сдвига 19. С выхода п того D-триггера 38 содержаща с  в дополнительном информационном импульсе информаци , например, потребитель неисправен, поступает на второй вход источника 23 информации. Необходима  задержка сигналов синхронизации обеспечиваетс  третьим 16 и четвертым 18 блоками задержки. Сигнал К передаче готов с выхода первого D-триггера поступает на первый вход источника 23 информации дл  занесени  в регистр 1 новых данных в параллельном коде После окончани  входного импульса (во врем  пазуы) происходит сброс RS-триггеров 13 и 15 и прекращение счета счетчиком 11.

Готовность у абонента, наход щегос  на приеме данных с линии св зи, определ етс  по числу прин тых дополнительных бит в поле сообщени  при фиксированном числе бит в поле данных. Если число бит в поле данных 8 или 0 (при отсутствии информации ), то при заданном числе дополнительных бит, равном единице, общее число бит в поле сообщени  может быть следующим: О, 1, 8, 9, Соответственно информаци  о 5 количестве дополнительных бит, заносима  в первый D-триггер 20 через второй элемент ИЛИ 22, зависит от значени  сигнала на соответствующих выходах дешифратора 6, Информаци , содержаща с  в дополни- 0 тельном информационном импульсе, записываетс  с выхода шестого D-триггера 39 в п тый D-триггер 38. При этом запись про- исходит лишь в случае наличи  дополнительного информационного импульса,

5 следующего вметете с импульсом синхронизации . Выбранное соотношение задержек блоков 16 и 18 и наличие третьегб элемента И 39 обеспечивают выделение, короткого тактирующего импульса, возникающего

0 лишь при поступлении комбинации дополнительного информационного импульса и импульса синхронизации. С выхода п того D-триггера 38 информаци  поступает на второй вход источника 23 информации. В

5 качестве такой информации от потребител  может быть использован сигнал Повторить передачу, если потребителем обнаружена ошибка. Э. О повышает достоверность передачи и пропускную способность устройства,

0 так как повтор емс  литЖ исксЬкенна  часть информации в объеме одного пол .

В устройстве врем  задержки элемен- тов 10, 14, 16, 18 и 28 должно быть не менее времени задержки фронтов тактовых сигна5 лов на входах блоков, на которые они поступают . Врем  задержки элемента 18 должно превосходить в 2-4 раз врем  задержки на элементе 16. В общем случае задержка должна быть такой длительности, чтобы при

0 занесении в триггер или сдвиговый регистр сигнал на информационном входе начинал мен тьс  лишь после окончани  фронта импульса , выполн ющего занесение. При рассмотрении работы устройства необходимо

5 учитывать задержки сигналов в каждом ( блоке,

Таким образом, предлагаемое устройство , в котором используетс  четвертый, п тый и шестой D-триггеры и третий

0 мультиплексор, позвол ет повысить информативность сообщени  и пропускную способность, что выгодно отличает предлагаемое устройство от прототипа.

5 Форму л а изобретени 

Устройство дл  передачи и приема информации , содержащее последовательно соединенные усилитель; вход которого  вл етс  входом устройства, фильтр нижних частот, формирователь пр моугольных импульсов , первый счетчик, первый дешифратор , первый RS-триггер, первый элемент ИЛИ, второй вход которого и вход первого блока задержки соединены с выходом триггера Буфер заполнен, первый вход которого соединен с вторым выходом первого дешифратора, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер, второй блок задержки, первый регистр сдвига и блок потребител  информации, второй вход которого и второй вход первого регистра сдвига соединены с выходом первого блока задержки, выход , тактового генератора соединен с первыми входами второго счетчика и первого делител  частоты, первый, второй и третий выходы которого соединены соответственно с первым , вторым, третьим входами первого мультиплексора, выход которого  вл етс  выходом устройства и через формирователь kopof ких импульсов соединен с вторым входом первого делител  частоты, первый, второй выходы источника информации соединены соответственно с первым, вторым входами второго регистра сдвига, третий вход которого соединен с выходом первого элемента И и входом третьего счетчика , второй выход второго дешифратора через последовательно соединенные третий RS-триггер и третий блок задержки соединен с первым входом первого D-триггера, третий и четвертый выходы первого дешифратора соединены с входами второго элемента ИЛИ, выход которого через четвертый блок задержки соединен с вторым входом первого D-триггера , выход фор- Й ир овател  пр моугольных импульсов соединен с вторыми входами второго счетчика , второго и третьего RS-триггеров и третьим входом первого регистра сдвига, второй выход источника информации соединен с вторым входом третьего счетчика, выход которого через третий дешифратор соединен с третьим входом первого D-триггера и первым входом второго D-триггера, второй вход которого и первый вход второго делител  частоты соединены с третьим выходом первого делител  частоты, выход второго D-трцггера через п тый блок задержки

соединен с первым входом второго мультиплексора , четвертым входом первого мультиплексора , первым входом первого элемента И и вторым входом второго делител  частоты, третий вход которого, второй

вход первого элемента И и первый вход

третьего D-триггера соединены с выходом

первого мультиплексора, выход второго ретистра сдвига соединен с вторым входом

второго мультиплексора, выход и третий вход которого соединены соответственно с п тым входом первого мультиплесора и выходом второго элемента И, первый, второй входы которого соединены соответственно

с выходом второго делител  частоты и выходом третьего D-триггера, второй вход которого соединен с выходом первого элемента ИЛИ, выход третьего блока задержки соединен с вторыми входами первого счетчика и

первого RS-триггера, первый выход блока

потребител  информации соединен с вторым входом триггера Буфер заполнен, третий элемент И, отличающеес  тем, что, с целью повышени  пропускной способности , введены четвертый, п тый, шестой D-триггеры и третий мультиплексор, причем второй выход блока.потребител  информации соединен с первым входом четвертого D-триггера, второй вход и выход

которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора, второй и третий входы которого соединены соответственно с вторым и первым выходами первого делител  частоты, а выход - с шестым входом первого мультиплексора, выход третьего блока задержки соединен с первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом п того D-триггера, выход которого соединен с первым входом источника информации, второй вход которого соединен с выходом первого D-триггера,

первый, второй входы шестого D-триггера соединены соответственно с выходом формировател  пр моугольных импульсов и выходом второго блока задержки, а выход - с вторым входом п того D-триггера.

Claims (1)

1. Формула изобретения Устройство для передачи и приема информации, содержащее последовательно соединенные усилитель; вход которого является входом устройства, фильтр .нижних частот, формирователь прямоугольных им11 пульсов, первый счетчик, первый дешифратор, первый RS-триггер, первый элемент ИЛИ, второй вход которого и вход первого блока задержки соединены с выходом триггера Буфер заполнен, первый вход которого соединен с вторым выходом первого дешифратора, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер, второй блок задержки, первый регистр сдвига и блок потребителя информации, второй вход которого и второй вход первого регистра сдвига соединены с выходом первого блока задержки, выход , тактового генератора соединен с первыми входами второго счетчика и первого делителя частоты, первый, второй и третий выходы которого соединены соответственно с первым, вторым, третьим входами первого мультиплексора, выход которого является выходом устройства и через формирователь 'коротких импульсов соединен с вторым входом первого делителя частоты, первый, второй выходы источника информации соединены соответственно с первым, вторым входами второго регистра сдвига, третий вход которого соединен с выходом первого элемента Ии входом третьего счетчика, второй выход Второго дешифратора через последовательно соединенные третий RS-триггер и третий блок задержки соединен с первым входом первого D-триггера, третий и четвертый выходы первого дешифратора соединены с входами второго элемента ИЛИ, выход которого через четвертый блок задержки соединен с вторым входом первого D-триггера', выход форЙирователя прямоугольных импульсов' соединен с вторыми входами второго счетчика, второго и третьего RS-триггеров и третьим входом первого регистра сдвига, второй выход источника информации соединен с вторым входом третьего счетчика, выход которого через третий дешифратор соединен с третьим входом первого 6-триггёра и первым входом второго D-триггера, второй вход которого и первый вход второго делителя частоты соединены с третьим выходом первого дёлителя частоты, выход второго D-триггера через пятый блок задержки соединен с первым входом второго мультиплексора, четвертым входом первого мультиплексора, первым входом первого элемента И и вторым входом второго делителя частоты, третий вход которого, второй вход первого элемента И и первый вход третьего D-триггера соединены с выходом первого мультиплексора, выход второго регистра сдвига соединен с вторым входом второго мультиплексора, выход и третий вход которого соединены соответственно с пятым входом первого мультиплесора и выходом второгё элемента И, первый, второй входы которого соединены соответственно с выходом второго делителя частоты и выходом третьего D-триггера, второй вход которого соединен с выходом первого элемента ИЛИ, выход третьего блока задержки соединен с вторыми входами первого счетчика и первого RS-триггера, первый выход блока потребителя информации соединен с вторым входом триггера Буфер заполнен, третий элемент И, отличаю ще е с я тем, что, с целью повышения пропускной способности, введены четвертый, пятый, шестой D-триггеры и третий мультиплексор, причем второй выход блока.потребителя информации Соединен с первым входом четвертого D-триггера, второй вход и выход которого соединены соответственно с выходом первого мультиплексора и первым входом третьего мультиплексора, второй и третий входы которого соединены соответственно с вторым и первым выходами первого делителя частоты, а выход - с шестым входом первого мультиплексора, выход третьего блока задержки соединен с первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом четвертого блока задержки и первым входом пятого D-триггера, выход которого соединен с первым входом источника информации, второй вход которого соединен с выходом первого D-триггера, первый, второй входы шестого D-триггера соединены соответственно с выходом формирователя прямоугольных импульсов и выходом второго блока задержки, а выход - с вторым входом пятого 6-триггера.