RU1786678C - Устройство дл передачи и приема данных - Google Patents

Abstract

Устройство содержит тактовый генератор 1,усилитель 2, фильтр 3 нижних частот ,формирователь 4 пр моугольных импульсов,счетчики5,11,27и32,дешифраторы6, 12 и 29, блоки 7,9,15 и 16 задержки, элементы И 10 и 24, триггеры 13 и 14, регистр 17 сдвига, блоки 18 и 19 потребител  информации , элемент 8 ИЛИ, делители 20 и 23 частоты , мультиплексоры 21 и 28, формирователь 22 короткого импульса, блоки 25 и 26 управлени , коммутаторы 30 и 31. Предлагаемое устройство благо/зар  мультиплексирование данных от различных.источников информации позвол ет увеличить пропускную способность и обеспечить равномерную загрузку канала св зи при неравномерном темпе передачи данных отдельными источниками информации. 3 ил., 1 табл.

Description

Изобретение относитс  к технике св зи и может использоватьс  при построении приемопередатчиков широтно-импульсной манипул ции.

Известно устройство дл  приема и пере- дачи данных в дуплексном режиме, состо щее из тактового генератора, последовательно включенных входного усилител , фильтра нижних частот и. формировател  пр моугольных имп у Ль ов, счетчика прин тых бит, дешифратора числа прин тых бит, D- триггера Буфёр зап Ы йе« С первым элементом задержки, сч15тч и ка тактовых импульсов, дешифратора длительности входных импульсов, RS-триггеров значени  бита и синхронизации второго и третьего элементов задержки, первого и второго сдвиговых регистров, пеового элемента И, делител  частоты, мультиплексора на четыре направлени , формировател  короткого импульса, счетчика числа переданных бит, дешифратора числа переданных бит, D- триггера формировани  импульса синхронизации , четвертого элемента задержки. .

Недостатком известного устройства  в- л етс  пропорциональное увеличение сложности и числа линий св зи при увеличении числа св занных между собой в одном направлении источников и потребителей информации.

Наиболее близким по технической сущности  вл етс  устройство дл  передачи и приема данных, содержащее последовательно соединенные тактовый генератор, первый делитель частоты, первый мульти- плексор и формирователь короткого импульса , N блоков управлени , N блоков потребителей информации, последовательно соединенные второй делитель частоты и первый элемент И, последовательно соеди- ненные усилитель, фильтр нижних частот, пороговый элемент, первый счетчик, первый-дешифратор и первый блок задержки, последовательно соединенные второй счетчик , второй дешифратор, первый триггер, второй блок задержки, регистр сдвига, последовательно соединенный элемент ИЛИ, четвертый блок задержки и второй элемент И, последовательно соединенные второй триггер и третий блок задеужки, выход ко- торого подключен к второму входу первого счетчика и второму входу второго элемента И, второй выход второго дешифратора соединен с первым входом второго триггера, выход порогового элементу соединен с пер- вым входом второго счетчика, с вторыми входами первого, второго триггеров и регистра сдвига, второй и третий выходы первого дешифратора соединены соответственно с первым и вторым входами элемента ИЛИ,

выход тактового генератора соединен с вторым входом второго счетчика, выход формировател  короткого импульса - с вторым входом первого делител  частоты. Вход усилител   вл етс  входом устройства, а выход первого мультиплексора - выходом устройства . Выход первого элемента И соединен с третьим управл ющим входом первого мультиплексора, первый вход второго делител  частоты соединен с выходом первого мультиплексора.

В указанном устройстве блок управлени  содержит последовательно соединенные элемент И, счетчик, дешифратор, D-триггер и блок задержки, последовательно соединенные блок-источник информации и регистр сдвига, второй выход блока-источника информации соединен с вторыми входами регистра сдвига и счетчика , первый вход элемента И соединен с тактовым входом D-триггера и  вл етс  входом блока управлени , выход элемента И соеди- нен-с третьим входом регистра сдвига, выход которого  вл етс  первым выходом .блока управлени , а выход блока задержки соединен с вторым входом элемента И и  вл етс  вторым Е ЫХОДОМ блока управлени , информационный вход D-триггера соединен с общей шиной.

Недостатком известного устройства  вл етс  пропорционс)льное увеличение сложности и числа линий св зи при увеличении числа св занных между собой в одном направлении источников и потребителей информации .

Цель изобретени  - увеличение пропускной способности.

Поставленна  цель достигаетс  тем, что в устройство дл  передачи и приема данных, содержащее последовательно соединенные усилитель, фильтр нижних частот, формирователь пр моугольных импульсов, первый счетчик и первый дешифратор, последовательно соединенные тактовый генератор, второй счетчик, второй дешифратор, первый триггер и первый блок задержки, выход которого соединен с вторым входом первого счетчика, второй выход второго дешифратора через последовательно соединенные второй триггер и второй блок задержки соединен с.первым входом регистра сдвига, выход тактового генератора соединен с первым входом первого делител  частоты, первый , второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами первого мультиплексора , выход которого  вл етс  выходом устройства и через формирователь коротких импульсов соединен с вторым входом первого делител  частоты, выход второго делител  частоты соединен с первым входом первого элемента И, а также элемент ИЛИ, третий, четвертый блоки задержки, второй элемент И, первый блок управлени , второй мультиплексор, введены, третий и четвертый счетчики, первый, второй коммутаторы, третий дешифратор и второй блок управлени , причем первый выход первого дешифратора соединен с первым входом элемента ИЛИ, а второй и третий выходы - соответственно с входом третьего блока задержки и вторым входом элемента ИЛИ, выход которого через четвертый блок задержки соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего счетчика, второй вход которого и второй вход второго элемента И соединены с выходом первого блока задержки, выход формировател  пр моугольных импульсов соединен с вторыми входами второго счетчика , первого и второго триггеров и регистра сдвига, выход третьего блока задержки - с первым входом коммутатора, второй вход которого соединен с выходом регистра сдвига, выход третьего счетчика - с третьим входом первого коммутатора, выходы которого соединены с входами блоков потребителей информации, третий выход первого делител  частоты через четвертый счетчик соединен с первыми входами второго мультиплексора и второго коммутатора и входом третьего дешифратора, выход которого соединен с вторым входом первого элемента И, выход которого соединен с четвертым входом первого мультиплексора, выход которого соединен с первым входом второго делител  частоты и вторым входом второго коммутатора, выходы которого соединены с входами блоков управлени , выходы которых соединены с соответствующими входами второго мультиплексора, первый и второй выходы которого соединены соответственно с п тым и шестым входами первого мультиплексора, второй выход второго мультиплексора соединен с вторым входом второго делител  частоты.

Блок управлени  содержит последовательно соединенные элемент И, счетчик, дешифратор , D-триггер и блок задержки, последовательно соединенные блок источник информации и регистр сдвига, второй выход блока источника информации соединен с вторыми входами регистра сдвига и счетчика, первый вход элемента И соединен с тактовым входом D-триггера и  вл етс  входом блока управлени , выход элемента И соединен с третьим входом регистра сдвига, выход которого  вл етс  первым выходом блока управлени , а выход блока задержки соединен с вторым входом

элемента И и  вл етс  вторым выходом блока управлени , информационный вход D- триггера соединен с общей шиной,

Решение обладает новизной и существенными отличи ми, так как в известных источниках не обнаружено устройство, которое содержало бы третий и четвертый счетчики, первый, второй коммутаторы, третий дешифратор и второй блок управлени ,

0 причем первый выход первого дешифратора соединен с первым входом элемента ИЛИ, а второй и третий выходы - соответственно с входом третьего блока задержки и вторым входом элемента ИЛИ, выход кото5 рого через четвертый блок задержки соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего счетчика, второй вход которого и второй вход второго элемента И соединены

0 с выходом первого блока задержки, выход формировател  пр моугольных импульсов соединен с вторыми входами второго счетчика ,первого и второго триггеров и регистра сдвига, выход третьего блока задержки сое5 динен с первым входом коммутатора, второй вход которого соединен с выходом регистра сдвига, выход третьего счетчика соединен с третьим входом первого коммутатора , выходы которого соединены с входа0 ми блоков потребителей информации, третий выход первого делител  частоты через четвертый счетчик соединен с первыми входами второго мультиплексора и второго коммутатора и входом третьего дешифрато5 ра, выход которого соединен с вторым входом первого элемента И, выход которого соединен с четвертым входом первого мультиплексора , выход которого.соединен с первым входом второго делител  частоты и

0 вторым входом второго коммутатора, выходы которого соединены с входами блоков управлени , выходы которых соединены с соответствующими входами второго мультиплексора , первый и второй выходы кото5 рого соединены соответственно с п тым и шестым входами первого мультиплексора, второй выход второго мультиплексора соединен с вторым входом второго делител  частоты.

0На фиг. 1 дана структурна  электрическа  схема устройства; на фиг. 2 - структурна  электрическа  схема блока управлени ; на фиг. 3 - временные диаграммы на выходе устройства.

5Устройство дл  передачи и приема данных содержит тактовый генератор 1, входной усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов , первый счетчик 5, первый дешифратор 6, третий блок 7 задержки, элемент 8 ИЛИ,

четвертый блок 9 задержки, второй элемент И 10, второй счетчик 11, второй дешифратор 12, первый 13 и второй 14 триггеры, первый 15 и второй 16 блоки задержки, регистр 17 сдвига, первый 18 и второй 19 блоки потре- бители информации, первый делитель 20 частоты , первый мультиплексор 21, формирователь 22 короткого импульса, второй делитель 23 частоты, первый элемент И 24, первый блок 25 управлени , а также вто- рой блок 26 управлени , третий счетчик 27, второй мультиплексор 28, третий дешифратор 29, первый коммутатор 30, второй коммутатор 31, четвертый счетчик 32, вход 33 устройства и выход 34 устройства.

Блок управлени  содержит блок 35 источника данных, регистр 36 сдвига, элемент И 37, счетчик 38, дешифратор 39, D-триггер 40, блок 41 задержки, вход 41, первый 42 и второй 43 выходы блока управлени .

Устройство дл  передачи и приема данных работает следующим образом.

Делитель 20 частоты делит частоту тактового генератора 1 и формирует на своих трех выходах три последовательности импуль- сов разной длительности Т1.Т2, ТЗ, поступающие на соответствующие информационные входы первого мультиплексора 21. Выбор.серии импульсов и их длительность на выходе мультиплексора 21 зависит от значени  сиг- налов на трех его управл ющих входах. Форма импульсов на выходе мультиплексора 21 при наличии и отсутствии передаваемой информации приведена на фиг. 3 (а, б).

Блок управлени  (фиг. 2) работает еле- дующим образом.

С выхода блока 35 источника информации данные, сопровождаемые стробирую- щим импульсом, занос тс  в регистр 36 сдвига. Одновременно устанавливаетс  в О счетчик 38 и прекращает действовать сигнал на установочном входе D-триггера 40. При выборе соответствующего блока управлени  сигнал с выхода первого мультиплексора 21 через коммутатор 30 поступает на вход 41 блока. Очередным задним фронтом импульса с входа 41 происходит установка D-триггера 40 в состо ние, обеспечивающее сдвиг данных в регистре 36, и счет числа переданных бит счетчиком 38. После передачи всего пол  данных (код в счетчике 38 соотве ствует числу бит пол  данных) измен етс  сигнал на выходе дешифратора 39, подключенном к D-триггеру 40. Происходит установка последнего в со- сто ние, запрещающее выполнение сдвига в регистре 36 и счета счетчиком 38. При этом на вход блока 35 источника информации с выхода дешифратора 39 поступает сигнал о готовности к передаче следующего пол 

данных. Сигналы с выходов регистра 36 и блока входа 41 задержки поступают на соответствующие входы мультиплексора 21 через мультиплексор 28.

Сигналы с выходов выбранного блока 25 или 26 управлени  поступают через мультиплексор 28 на первый и второй управл ющие входы мультиплексора 21. Одновременно сигнал, соответствующий второму выходу блока управлени , поступает на установочный вход второго делител  23 частоты, запреща  в нем режим делени  до завершени  передачи пол  данных. После завершени  передачи пол  данных и прекращени  поступлени  сигнала на установочный вход делитель 23 частоты начинает работать в режиме делени  импульсов, поступающих с выхода мультиплексора 21. Сигнал с выхода делител  23 поступает через элемент И 23 на третий управл ющий вход мультиплексора 21 лишь в том случае, если выбран последний блок управлени .и произошло изменение значени  сигнала .на выходе дешифратора 3.

На выходе мультиплексора 21 формируютс  серии импульсов.показанные в таблице.

Это приводит к тому, что сигналы синхронизации от всех блоков управлени , кроме последнего, состо т из одного импульса ТЗ. Сигнал синхронизации от последнего блока управлени  состоит из комбинации информационного импульса Т1 и синхронизирующего ТЗ.

При формировании импульса синхронизации ТЗ задним фронтом импульса с третьего выхода делител  20 частоты происходит изменение кода в счетчике 27 и выбор следующего блока управлени . Формирование последовательности группы импульсов синхронизации в составе Т1 и ТЗ происходит лишь при выборе заданного (с наибольшим номером) блока управлени . Если код в счетчике 27 соответствует выходу дешифратора 29, подключенному к элементу И 24, то происходит формирование группы импульсов синхронизации, состо щей из Т1 и ТЗ. Задним фронтом этого импульса счетчик 27 устанавливаетс  в О из-за переполнени , что обеспечиваетс  выбором типа счетчика с соответствующими характеристиками или его установкой в О по заднему фронту импульса с выхода дешифратора 29.

Дл  получени  на выходе мультиплексора 21 импульсов со скважностью 1 /2 задним фронтом импульса через формирователь 22 происходит синхронизаци  счетчиков делител  20 частоты,

Входной аналоговый сигнал из линии св зи через входной усилитель 2, фильтр 3 нижних частот и формирователь 4 пр моугольных импульсов поступает на блоки 5, 11 и 17. При поступлении импульса на установочный вход счетчика 11 производитс  измерение его длительности путем подсчета импульсов с выхода тактового генератора 1. В зависимости от длительности входных импульсов, с помощью дешифратора 12 устанавливаютс  в 1 триггеры 13 и 14, Если длительность импульса ТЗ, то оба триггера устанавливаютс  в 1, а еслиТ2 -то только триггер 14. По заднему фронту входного импульса происходит сдвиг данных в регистре 17. Необходима  задержка обеспечиваетс  блоком 15 задержки. Одновременно происходит счет числа прин тых бит счетчиком 5. После приема всего пол  данных с известным фиксированным числом бит измен етс  состо ние на выходе дешифратора 6, подключенном к входу блока 7 задержки. Передним фронтом импульса с выхода блока 7 задержки, поступающим через коммутатор 31, производитс  занесение прин тых данных из регистра 17 сдвига в выбранный блок 18, 19 потребител  информации.

При поступлении импульсов синхронизации передним фронтом импульса с вых,о- да блока 16 задержки выполн етс  установка в нуль первого счетчика 5. Если были прин ты дополнительные информационные импульсы в составе группы импульса синхронизации передним фронтом импульса с выхода блока 16 задержки на выходе элемента И 10 формируетс  импульс, устанавливающий счетчик 42 в состо ние, соответствующее выбору блока потребител  информации с наибольшим (последним) номером . Происходит синхронизаци  счетчиков 27 и 32 выбора номера источника и потребител  информации.

Изменение состо ни  счетчика 32 происходит по заднему фронту импульса с выхода блока 16, что приводит к коммутации входов следующего блока потребител  информации к выходам блока 7 задержки и регистра 17 сдвига. Информаци  в буферный регистр блока потребител  информации записываетс  из регистра 17 сдвига по переднему фронту импульса с выхода блока 7, который при необходимости содержит в своем составе формирователь короткого импульса.

Темп передачи данных отдельно вз того источника информации в устройстве зависит от других источников. Он растет по мере снижени  темпа передачи данных другими источниками информации.

Средн   скорость передачи данных (в байтах/с) каждым источником информации при Т3 2Т2 4Т1 равна

V (16 -N+4M)-Ti ГДе N ЧИСЛО пере дающих источников информации в данный момент; М - число источников информации,

у которых передача отсутствует, т.е. учитываютс  только потери времени на передачу импульсов синхронизации.

В устройстве врем  задержки блоков 7, 9,15,16 и 41 должно быть не меньше времени задержки фронтов тактовых сигналов на входах блоков, на которые они поступают. В общем случае задержка должна быть такой длительности, чтобы при занесении в триггер или сдвиговый регистр сигнал на информационном входе начинал мен тьс  лишь после окончани  фронта импульса, выполн ющего занесение. При рассмотрении работы устройства необходимо учитывать естественные задержки сигналов в каждом

блоке.

Таким образом, предлагаемое устройство дл  передачи и приема дойных благодар  мультиплексированию данных от различных источников информации позвол ет увеличить пропускную способность и обеспечить равномерную загрузку ка нала св зи при неравномерном темпе передачи данных отдельными источниками информации, что выгодно отличает предлагаемое устройство

от прототипа.

Claims (1)

1. Формула изобрет ени  Устройство дл  передачи и приема данных , содержащее последовательно соединенные усилитель, фильтр нижних частот,

   формирователь пр моугольных импульсов, первый счетчик и первый дешифратор, последовательно соединенные тактовый гене ратор, второй счетчик, второй дешифратор, первый триггер и первый блок задержки,

   выход которого соединен с вторым входом первого счетчика, второй выход второго дешифратора через последовательно соединенные второй триггер и второй блок задержки соединен с первым входом регистра сдвига, выход тактового генератора соединен с первым входом первого делител  частоты, первый, второй и третий выходы которого соединены соответственно с первым , вторым и третьим входами первого

   мультиплексора, выход которого  вл етс  выходом устройства и через формирователь коротких импульсов соединен с вторым входом первого делител  частоты, выход второго делител  частоты соединен с первым

   входом первого элемента И, а также элемент ИЛИ, третий, четвертый блоки задержки , второй элемент И, первый блок управлени ,второй мультиплексор, отличающеес  тем, что, с целью увеличени 

   пропускной способности, введены третий, четвертый счетчики, первый, второй коммутаторы , третий дешифратор и второй блок управлени , причем первый выход первого дешифратора соединен с первым входом элемента ИЛИ, а второй и третий выходы - соответственно с входом третьего блока задержки и вторым входом элемента ИЛИ, выход которого через четвертый блок задержки соединен с первым входом второго элемента И, выход которого соединен с первым входом третьего счетчика, второй вход которого и второй вход второго элемента И соединены с выходом первого блока задержки, выход формировател  пр моугольных импульсов соединен с вторыми входами второго счетчика, первого и второго триггеров и регистра сдвига, выход третьего блока задержки соединен с первым входом первого коммутатора, второй вход которого соединен с выходом регистра сдвига, выход третьего счетчика соединен с третьим входом

   первого коммутатора, выходы которого соединены с входами блоков потребителей информации , третий выход первого делител  частоты через четвертый счетчик соединен с

   первыми входами второго мультиплексора и второго коммутатора и входом третьего дешифратора , выход которого соединен с вторым входом первого элемента И, выход которого соединен с четвертым входом пер0 вого мультиплексора, выход которого соединен с первым входом второго делител  частот и вторым входом второго коммутатора , выходы которого соединены с входами блоков управлени , выходы которых соеди5 нены с соответствующими входами второго мультиплексора, первый и второй выходы которого соединены соответственно с п тым и шестым входами первого мультиплексора , второй выход второго

   0 мультиплексора соединен с вторым входом второго делител  частоты.