SU734887A1 - Способ приема информации в многоканальных системах св зи с импульснокодовой модул цией и устройство дл его осуществлени - Google Patents

Description

нй  записью и считыванием, при этом информационные входы первого и второго блоков пам ти соединены между собой, первый выход блока управлени  записью и сЧйтаванием подключен к управл ющему входу первого блока пам ти, второй выход управлени  записью и считыванием сйедийен, с управл ющим входом второго блока пам ти, а третий выход блока управлени  записью и считыванием подключен к входу блока считывани  информации, причем выход второго блока пам ти соединен с третьим входом распределител , при этом блок считывани  информации состоит

из первого, второго и третьего триггеров, причем вь1ход первого триггера подключен к первому входу третьего триггера, второй вход которого соединен с первым входом первого триггера, второй вход которого подключен к первому входу второго и третьему входу третьего триггеров, а второй вход

Stopdro триггера соединен свыходом третьего триггера, при этомпервый вход второго триггера  вл етс  входом блока считывани ,

8 выход третьего триггера  вл етс  выходом блока считывани .

В способе приема информации в многоканальных системах св зи с ИКМ производ т запись информационного сигнала одного канального интервала из тракта с ИКМ в первый блок пам ти, последующего канального интервала - во второй блок пам ти , с та.ктовой частотой группового сигнала , а считывание информационных сигналов производ т поочередно из каждого блока пам ти отдельЕго в середине времени записи информации в другой блок пам ти,

Прй этом одновременно производ т последбвательно-параллельное преобразование информационных сигналов.

На фиг. 1 приведена структурна  электрическа  схема устройства, реализующего предложенный способ, на фиг. 2 - структурна  электрическа  схема блока считывани  информации, на фиг. 3 - временные диа граммы функционировани  устройства.

Устройство дл  приема информации в многоканальных системах св зи с ИКМ содержит два блока 1, 2 пам ти, блок 3 считывани  информации, анализатор 4, распределитель 5, блок 6 управлени  записью и считыванием .

Блок 3 состоит из трех триггеров 7, 8, 9 ри этом первый вход 10 второго триггера  вл етс  входом блока 3, % вйхЬд третьего риггера 9  вл етс  выходом блока 3.

Устройство работает следующим образом На входы блока управлени  б поступают мпульсные посылки цикловой синхрЪнизаии Тракта, определ  бщие начало каждого икла ИКМ с фазовым рассогласованием Д 9 относительно частоты центра (фиг. За) импульсные посылки поканальной (понтервальной ) синхронизации тракта, определ ющие начало каждого канального интер вала цикла ИКМ с идентичным фазовым рассогласованием Дф (фиг. 36). На первый вход блока пам ти I поступает импульсна  последовательность тактовой частоты (так5 товые импульсы) тракта с ИКМ, сопровождающа  последовательность информационных сигналов (посылок) данного тракта, с двунаправленным фазовым рассогласованием Аф относительно ; импульсных посылок тактовой частоты центра (фиг. Зв). Стан дартна ; длительность.канального интервала цикла ИКМ, равна  восьми интервалам тактовой частоты, или восьми битовым позици м , обозначена через Т. Попеременную запись информации четных-нечетных канальj ных интервалов производ т при помощи блока 6 управлени . На основе поступающих на его входы импуль гных последовательностей цикловой синхронизации, поканальной синхронизации и тактовой частоты тракта на первом выходе блока управлени  6 фор0 мируетс  сигнал разрещени  записи информации нечетных канальных интервалов цикла длительностью Т (фиг. Зг). Этот сигнал с первого выхода блока управлени  6 поступает на управл ющий вход блока пам ти Г, JJ обеспечива  запись в него информации соответствующих канальных интервалов цикла ИКМ. На втором выходе блока управлени  6 формируетс  сигнал разрещени  записи информации соседних (четных) канальных интервалов цикла длительностью Т 0 (фиг. Зд), который поступает на управл ющий вход блока пам ти 2, обеспечива  запись в него информации четного канального интервала цикла. Таким образом осуществл етс  управление процессом попеременной записи информации, поступающей на информационные входы блоков пам ти 1, 2 (фиг. Зе), определенных канальных интервалов цикла ИКМ. .

При . наличии на управл ющем входе блока 1 пам ти сигнала разрещени  записи 0 информации (фиг. Зг) производитс  последовательное заполнение, блока 1 пам ти последовательностью информационных посылок нечетных канальных интервалов цикла (запись), подаваемой на информационный вход бл.ока 1 пам ти (фиг. Зж). По истече .НИИ времени Т с момента начала записи сигнал разрещени  на управл ющем входе блока 1пам ти прекращаетс , изаписанна  информаци  данного канального интервала хранитс  в блоке 1 пай ти в течение 0 следующего интервала Т (фиг. Зж), чем обеспечиваетс  возможность неразрущаемого считывани  .всех восьми бит информации одновременно, т. е. в параллельной форме, в определенный момент времени Т ее хранени .

В процессе заполнени  инфор.мацией бло ка 1 пам ти сигнал разрещени  записи И1|формации на управл ющем входе блока 2 пам ти отсутствует (фиг. Зд), вследствие

чего последний находитс  в режиме хранени  и возможного неразрушаемого считывани  с него в параллельной форме, т. е. всех восьми бит одновременно, информации предыдущего четного канального интервала цикла (фиг. Зз). При по влении на управл ющем входе блока пам ти 2 сигнала разрешени  записи информации (фиг. Зд) в течение времени Т производитс  последовательное заполнение блока пам ти 2 последовательностью информационных посылок четного канального интервала цикла (запись которую по прекращении действи  сигнала разрешени  записи хран т далее в блоке 2 пам ти в течение времени Т (фиг. Зз), чем также обеспечивают возможность неразрушаемого считьшани  информации в параллельной форме с его выхода в определенный момент времени ее хранени .

Считывание одновременно всех восьми бит информации предыдущих канальных интервалов цикла с выходов соответствующих блоков пам ти 1, 2 в середине времени хранени  информации, равного Т, производитс  при помощи блока 6 управлени  и блока 3 с тактовой частотой центра. На основании отсчитывани  блоком управлени  6 каждых четвертых импульсных посылок последовательности частоты тракта, начина  с момента начала отсчета времени Т, формируетс  импульсный сигнал разрешени  считывани  информации каждого канального интервала цикла, при этом сигнал расположен в середине временного промежутка Т (фиг. Зи) На третьем выходе блока управлени  6 формируетс  сигнал разрешени  считывани  информации в виде потенциала (фиг.Зк) который вырабатываетс  в момент формировани  импульсного сигнала разрешени  считывани  информации (см. фиг. Зи), а прекращаетс  после момента осуществлени  считывани  информации выходным сигналом считывани  информации блоком 3. Потенциал сигнала разрешени  считывани  подаетс  с третьего вь1хода блока 6 управлени  на вход 10 блока 3 и осуществл ет его однократный запуск. На другой вход блока 3 поступает импульсна  последовательность тактовой частоты центра (фиг. 3л). Выходной сигнал блока 3 показан на фиг. 3м. Блок 3 считывани  информации с тактовой частотой центра функционирует следующим образом.

При отсутствии потенциала сигнала разрешени  считывани  информации на входе 10 блока 3 в момент по влени .импульсной посылки на другом его входе на выходе триггера 7 формируетс  положительный сигнал, который не измeн eт состо ние выходного триггера 9, а так как при этом на третий вход триггера 9 подаетс  с входа 10 блока 3 отрицательный сигнал, то с выхода триггера 9,  вл ющегос  выходом блока 3, снимаетс  положительный сигнал.

Далее по вление потенциала сигнала разрешени  считывани  с рассогласованием Дф менее одного тактового интервала частоты на входе 10 блока 3 и, соответственно, на третьем входе триггера 9 не измен ет 5 состо ни  выхода триггера 9. При паузе

между импульсными посылками на другом входе блока 3 и наличии потенциала на цтором входе триггера 7 на выходе последнего формируетс  отрицательный сигнал, но за отрицательного сигнала на втором входе триггера 9 на его выходе по-прежнему вырабатываетс  положительный сигнал.

И только при наличии потенциала на входе 10 блока 3 и, следовательно, на третьем входе триггера 9 и следующей импульсной

,j посылки тактовой частоты центра на другом входе блока 3 и, соответственно, на втором входе триггера 9 за счет отрицательного сигнала на выходе триггера 7 происходит изменение с6стЪ нй  выхода триггера 9 на отрицательное, т. е . начинаетс  формирование на выходе блока 3 сигнала считывани  информации, синфазного с тактовой частотой центра. Кроме того, отрицательный сигнал с выхода триггера 9 подаетс  на второй вход триггера 8, вследствие чего

J на его выходе формируетс  отрицательный сигнал, устанавливающий выход триггера 7 в положительное состо ние, которое после окончани  данной импульсной посылки в дальнейшем не позвол ет изменить состо ние триггера 9.

0 По окончании импульсной посылки тактовой частоты центра на третьем входе триггера 9 формируетс  отрицательный сигнал, устанавливающий его выход в положительное состо ние, то есть формирование сигнала считывани  информации с на выходе блока 3 на этом заканчиваетс .

Далее выход триггера 8 остаетс  в том же состо нии до тех пор, пока не прекратитс  потенциал сигнала разрешени  считывани  на входе 10 блока 3. После этого

0 триггеры 7, 9, 8 вновь готовы к однократному формированию синфазного, с тактовой частотой центра, сигнала считывани  информации в описанно 1 выше последовательности .

Последовательность сформированных на

вь1ходе блока 3 импульсных сигналов считывани  информации, синфазных с импульсной последовательностью тактовой частоть центра, подаетс  на вход анализатора 4, с помощью которого вырабатываетс  код адQ реса канального интервала цикла, которому принадлежит считываема  с выходов блоков пам ти 1 или 2 информаци  (фиг. Зн). Код адреса канального интервала цикла подаетс  с вь1хода анализатора 4 на второй вход распределител  5 информации. На

первый вход распределител  5 считывают в параллельной форме информацию с выхода блока 1 пам ти, при этом считывание информации на этот вход распределител  5

(см. фиг. 2ж) производ т при условии отсутстви  сигнала разрешени  записи информации (см. фиг. 2г) на втором входе блока 1 пам ти в момент времени, соответствующий половине времени Т хранени  информации нечетных канальных интервалов в блоке 1 пам ти. Считывание информации в параллельной форме с выхода блока 2 пам ти на третий вход распределител  5 (см. фиг. 2з) производ т при условии отсутстви  сигнала разрешени  записи информации (см. фиг. 2д) на втором входе блока пам ти 2, т. е. в течение времени хранени  Т в блоке пам ти 2 информации четных канальных интервалов.

Как и в случае считывани  информации с выхода блока 1 пам ти здесь также врем  хранени  информации предыдущего канального , интервала определ ют равным Т, а момент считывани  хранимой информации выбирают соответствующим половине времени Т хранени  информации, или середине канального интервала, равного четырем импульсным посылкам последовательности тактовой частоты (четырем битовым позици м ). Таким образом, .вследствие того, что попеременно на первый вход распределител  5 считывают в параллельной форме информаци  нечетных канальных интервалов цикла, на третий вход распределител  5 считывают в параллельной форме информацию четных канальнь1Х интервалов цикла, а на второй вход распределител  5 в обоих случа х подают код адреса канального интервала , которому принадлежит считываема  информаци , формируемый синфазно с импульсной последовательностью тактовой частоты центра в середине времени хранени  информации каждого канального интервала цикла, и осуществл ют компенсацию двунаправленных фазовых рассогласований между импульсными последовательност ми тактовых частот тракта и центра в максимально широких пределах - до четырех тактовых интервалов частоты (битовых позиций) дл  синхронизируемых сетей св зи.

На выходе распределител  5 формируют информационные посылки определенного канального интервала цикла ИКМ, которые в параллельной форме подаютс  в различные системы приемного коммутационного центра сети св зи в зависимости от функционального назначени  информации.

При наличии на втором входе распределител  5 кода адреса канального интервала синхронизации или кода адреса канальных интервалов речевой информации, или кода адреса канального интервала сигнализации на выходах распределител  5 соответственно формируетс  информаци  синхронизации цикла ИКМ, выдача которой производитс  в течени времени Т (см. фиг. 2н,о), или речева  информаци  цикла ИКМ с адресом канального интервала в течение времени Т (см. фиг. Зн, п), или информаци  сигнализации цикла ИКМ в течение длительности цикла (см. фиг. 3 и , р).

Claims (3)

1. Формула изобретени  . Способ приема информации в многоканальных системах св зи с импульсно-кодовой модул цией, заключающийс  в поинтервальной записи информационных сигналов и считывании информационных сигна.лов , отличающийс  тем, что, с целью по0 выщени  достоверности прин той информации , запись информационных сигналов осуществл ют раздельно и попеременно д   двух соседних канальных интервалов с тактовой частотой группового.сигнала, а считывание информационных сигналов произ5 вод т в моменты времени присутстви  пред|з1дущего канального интервала с частотой , отличной от тактовой частоты группового сигнала, при этом одновременно производ т последовательно-параллельное преQ образование информационных сигналов.
2. 2.Устройство дл  приема информации в многоканальных системах св зи с импульсно-кодовой модул цией, дл  осуществлени  способа по п. 1, содержащее первый блок пам ти, блок считывани  информации, анаS лизатор и распределитель, причем выход первого блока пам ти соединен с первым входом распределител , выход блока считывани  подключен к входу анализатора, выход которого соединен с вторым входом расJ . пределител , отличающеес  тем, что в.ведены второй блок пам ти и блок управлени  записью и считыванием, при этом информационные входы первого и второго блоков пам ти соединены между собой, первый выход блока управлени  записью и считываJ нием.подключен к управл ющему входу первого блока пам ти, второй выход блока управлени  записью и считыванием соединен с управл ющим входом второго блока пам ти , а третий выход блока управлени  записью и считыванием подключен к входу

   блока считывани  информации, причем в.ыход второго блока пам ти соединен с третьим входом распределител .
3. 3.Устройство по п. 2, отличающеес  тем, что блок считывани  информации состоит из

   5 первого, второго и третьего триггеров, причем выход первого триггера подключен к первому входу третьего триггера, второй вход которого соединен с первым входом первого триггера, второй вход которого подключен к первому входу второго и третьему входу третьего триггеров, а второй вход второго триггера соединен с выходом третьего триггера, при этом первый вход второго триггера  вл етс  входом блока считывани , а выход третьего триггера  вл етс 

   J выходом блока считывани .

   Источники информации, прин тые во внимание при экспертизе 1. Патент США № 3839599, кл. 179-69.5, опублик. 1976 (прототип).

   .i

   I

   j

   Ю оЛ

   8

   |

   U

   5

   L..r:.

   Ф«г.2