SU1674387A1 - Устройство дл определени достоверности передачи дискретной информации - Google Patents

Abstract

Изобретение относитс  к электросв зи. Цель изобретени  - сокращение времени измерени . Устройство содержит входной блок 1, блок 2 сравнени , датчик 3 кодовых комбинаций, регистр 4 сдвига, триггер 5, блок 6 ключей, генератор 7 импульсов, делители 8 и 9 счета, блок 10 цикловой синхронизации, дешифраторы 11 и 12, элемент И - ИЛИ 13, блок 14 счетчиков, счетчики 15 и 16 и элементы И 17 и 18. В блоке 2 сравниваютс  последовательности, прин тые из канала св зи, и эталонна . 1 ил.

Description

Изобретение относитс  к электросв зи и может быть использовано дл  контрол  качества каналов в системах передачи дискретной информации.

Цель изобретени  - сокращение времени измерени .

На чертеже представлена структурна  схема устройства дл  определени  достоверности передачи дискретной информации .

Устройство содержит входной блок 1, блок 2 сравнени , датчик 3 кодовых комбинаций , регистр 4 сдвига, триггер 5, блок 6 ключей, генератор 7 импульсов, делители 8 и 9 счета, блок 10 цикловой синхронизации, дешифраторы 11 и 12, элемент И-ИЛИ 13, блок 14 счетчиков, счетчики 15 и 16 и элементы И 17 и 18.

Устройство работает следующим образом .

Перед началом работы счетчик 16 устанавливаетс  в исходное состо ние.

В режиме приема из канала св зи через входной блок 1 поступает тестова  последовательность и записываетс  в регистр 4 сдвига в соответствии с тактами, вырабатываемыми входным блоком 1. Тактовые импульсы от входного блока 1 проход т на вход регистра 4 сдвига через элемент И-ИЛИ 13, который при о сутствии потенциала с триггера 5 на персом входе разрешает прохождение сигналов, поступающих на третий вход.

Одновременно тестова  последовательность поступает на вход блока 10 цикловой синхронизации, который предназначен дл  приема последовательности той же структуры, что и тестова . При приеме К неискаженных посылок подр д блок 10 формирует на выходе сигнал в момент окончани  приема тестовой последовательности . Этим сигналом блок 14 счетчика 15 устанавливаетс  в состо ние О, а датчик 3 устанавливаетс  в исходное положение. Одновременно триггер 5 устанавливаетс  в состо ние 1 и на его выходе по вл етс  потенциал

Дешифратор 12 предназначен дл  формировани  начальной комбинации и записи ее в датчик 3.

С по влением потенциала на втором входе элемент И 17 разрешает прохождение

сл

С

о VJ

CJ 00

XI

тактирующих импульсов от генератора 7 на тактовые входы датчика 3 кодовых комбинаций , регистра 4 сдвига через элемент И- ИЛИ 13 и дешифратор 11. Одновременно элемент И-ИЛИ 13 запрещает прохождение тактовых импульсов на регистр 4 от входного блока 1. Этим же потенциалом триггера 5 отпираетс  элемент И 18, разреша  прохождение импульсов прин той последовательности на блок 2 сравнени  (режим сравнени ).

Частота последовательности генератора 7 импульсов значительно больше частоты тактировани  входным блоком 1. При выдаче генератора 7 N-ro импульса на выходе делител  8 по витс  сигнал, устанавливающий триггер 5 в состо ние О, запира  при огом элементы И 17 и 18 и разреша  запись в регистр А следующей тестовой последовательности из канала св зи. В течение режима сравнений в блоке 2 сравниваетс  ровно N пар элементов последовательности, прим той из канала св зи и эталонной.

В режиме сравнени  в устройстве производ тс  две основные операции контрол  качества канала: подсчет количества искаженных посылок во всей передающей последовательности счетчиком 15 сбоев: подсчет количества комбинаций, содержа- одну, две, ... п ошибок блоком 14 счетчиков искажени  комбинаций.

При сравнении прин той эталонной последовательностей на выходе блока 2 формируетс  двоична  последовательность, соответствующа  наличию и отсутствию искажений посылок в прин той по каналу св зи тестовой последовательности (1 соответствует искажению посылки). Количе- CiBO искажений подсчитываетс  счетчиком 15 сбоев Одновременно последовательность поступает на вход дешифратора 11. Длина анализируемой комбинации задаетс  первым делителем 9. коэффициент счета (делени ) которого равен количеству разр - доз дешифратора 11. При по влении на входе дешифратора 11 сигнала блок 6 ключей отпираетс  и разрешает прохождение с одного из выходов дешифратора 11 импульса на тот счегчик, который в блоке 14 подсчитывает число комбинаций (блоков) с количествомискаженныхпосылок , соответствующее в данный момент состо нию дешифратора 11. В итоге к моменту окончани  режима сравнени  счетчик 15 находитс  в состо нии, соответствующем общему количеству сбоевв последовательности длиной N, а СИК-1, СИК-2, , СИК-п (16-1, ... 16-2, ... 16-п) - в состо ни х, соответствующих количеству блоков длиной L, содержащих соответственно , одну, две... п ошибок. Увеличение показаний счетчика 16 на единицу показывает , что сеанс контрол  состо лс .

Дл  обеспечени  циклового фазировани  и определени  начала приема из канала тестовой последовательности с точностью, достигаемой в устройстве, как с точки зрени  обеспечени  заданной веро тности проведени  сеанса, так и с точки зрени 

0 защиты от ложного пуска и тем самым от проведени  ложного сеанса, при цикловом фазировании традиционными способами необходимо предварить тестовую последовательность аналогичной синхронизирую5 щей последовательностью. Сеанс контрол  канала в этом случае потребует примерно в два раза больше времени, чем сеанс контрол , проводимый с помощью данного устройства .

Claims (1)

1. 0 Значение К может быть выбрано из услови , что веро тность ложной синхронизации не превышает заданную величину. Формула изобретени  Устройство дл  определени  достовер5 ности передачи дискретной информации, содержащее блок счетчиков, первый счетчик , последовательно соединенные входной блок, вход которого  вл етс  первым входом устройства и блок цикловой синхрони0 зации, последовательно соединенные датчик кодовых комбинаций, блок сравнени  и первый дешифратор, выход блока сравнени  подключен к первому входу первого счетчика, отличающеес  тем, что,

   5 с целью сокращени  времени измерени , в него введены второй счетчик, первый вход которого  вл етс  вторым входом устройства , второй дешифратор и последовательно соединенные генератор импульсов, первый

   0 элемент И, первый делитель счета, триггер, элемент И-ИЛИ. регистр сдвига и второй элемент И, выход которого подключен к другому входу блока сравнени , последовательно соединенные второй делитель счета

   5 и блок ключей, выходы которых подключены к соответствующим информационным входам блока счетчиков, установочный входко- торого соединен с вторыми входами первого и второго счетчиков, с выходом бло0 ка цикловой синхронизации, с другим входом триггера, с входом второго дешифратора, выход которого подключен к первому входу датчика кодовых комбинаций , второй вход которого соединен с вто5 рым входом первого дешифратора, с выходом первого элемента И, с входом второго делител  счета и с вторым входом элемента И-ИЛИ, первый вход которого соединен с другими входами первого и второго элемента И, третий вход которого соединен с другим входом блока цикловой синхронизации и с другим выходом входного блока, первый выход которого подключен к

   второму входу регистра сдвига, выходы первого дешифратора подключены к соответствующим вторым входам блока ключей.