SU652720A1 - Синхронизирующее устройство - Google Patents

Description

Изобретение относитс  к электросв зи и может быть использовано в --устройствах предназначенных дл  передачи данных.

Известно синхронизирующее устройство, содержащее J/каналов, каждый из которых состоит из декодера и переключател , при этом выходы Всех декодеров подключены к входам управл ющего блока, выходы которого , объединенные с соответствующими выходами переключателей, подключены к входам элемента ИЛИ, а также блок задержки с Отводами 1.

Однако известное устройство имеет недостаточную помехозащищенность и скорость синхронизации.

Целью изобретени   вл етс  повыщение помехозащищенности и увеличение скорости синхронизации.

Дл  этого в синхронизирующем устройстве , содержащем // каналов, каждый из которых состоит из декодера и переключател , при этом выходы всех декодеров подключены к входам управл ющего блока, выходы которого , объединенные с соответствующими выходами переключателей, подключены к входам элемента ИЛИ, а также блок задержки с отводами, в каждом канале введены объединенные по входу блоки регистрации и накопители, а также дополнительный элемент ИЛИ, причем выход блока регистрации через накопитель подключен к входу переключател , а другой выход накопител  подключен к входу декодера, при этом выходы всех переключателей подключены к входам дополнительного элемента ИЛИ, а выход элемента ИЛИ через блок задержки с отводами подключен к другому входу каждого блока регистрации.

На фиг. 1 приведена структурна  электрическа  схема устройства; на фиг. 2 - временные диаграммы, по сн ющие его работу .

Синхронизирующее устройство содержит JV каналов, каждый из которых состоит из декодера 1 и переключател  2, при этом выходы всех декодеров 1 подключены к входам управл ющего блока 3, выходы которого, объединенные с соответствующими выходами переключателей 2, подключены к входам элемента ИЛИ 4, а также блок задержки 5 с отводами, и в каждом каналов объединенные по входу блоки б, предназначенные дл  регистрации, и накопители 7, и дополнительный элемент ИЛИ 8, причем выходы

блоков 6 через накопители 7 подключены к входам переключател  2, а другие выходы накопителей 7 подключены к входам декодеров I, при этом выходы Бсех переключателей 2 подключены к входам дополнительного элемента ИЛИ 8, а выход э лемента ИЛИ 4 через блок задержки 5 подключен к другому входу каждого блока регистрации 6.

Устройство работает следующим образом .

Последовательность (искаженна  помехами ) двоичных («О или «1) посылок, об- разуюн1а  кодовую комбинацию, соответствующую элементу сообщени , поступает одновременно на все nepnbie входы блоков регистрации 6 (фиг. 2а). На вторые входь блоков регистрации 6 поступает последовательность регистрирующих импульсов, причем сдвиг по времени между регистрирующими импульсами, поступающими наразличные блоки 6, определ етс  (фемемиым интервалом между соответствующими отводами блока 5 (фиг. 26, в, г)..

В блоках 6 с помощью регистрирующи.х импульсов производитс  регистраци  кодовой комбинации принимаемого информационного сигнала (фиг. 2д, е, ж), котора  далее запоминаетс  в накопител х 7. Декодеры 1 преобразуют прин тые кодовые последова1ельностп к внду, удобному д.л  прин ти  решени  о наличии они|бки и комбинацмйх , которые определ ет блок 3 и отпирает переключате.чь 2 той линейки, где н.е бь1ло обнаружено ошибкн в приеме информационной кодовой комби гации (фиг. 2з). Далее сигнал правильно прин той комбинации через элемент ИоТИ 8 поступает на вы.ход устройства, а управл ющий блок 3 подает на вход блока задержки 5 импульс регистрации через элемент ИЛИ 4 производства процесса регистрации следующей информационной кодовой последовательности.

Помехоза1 и1щенность данного устройства повыщена за счет анализа ошибок в приеме «защумдениых кодовых последовательностей , прин тых Д/параллельными линейками , и выбора той из них, где не произошло ошибки при регистрации, а степень помехозащищенности будет определ тьс  плотностью регистрирующих импульсов на вре .менном интервале, равному длительности эле..ментарной посылки. Скорость фазировани  (синхронизации) в данном устройстве определ етс  лишь временем подключени  оптимал .ьной липейки ид В1)1ход устройства, что составл ет приблизмтс.мьпо от скорости синхронизации в известном устройстве так как в ней сигнал синхронизации впача ле проходит линию задержки, зате.м р д инерционных элементов и только после этого поступает nq вход переключател  гилхода. Дополнительно за счет отсутстви  в информационной кодовой последовательност специального синхросигнала иовьииаетс  ин5 формационна  скорость передачи, а слс.товательно , пропускна  способность системы св зи в целом.

Claims (1)

1. Патент США Л« 3851100, кл. Н 04 L 7/00, 1975.

бык. fez л