SU1376256A1

SU1376256A1 - Устройство тактовой синхронизации

Info

Publication number: SU1376256A1
Application number: SU853843475A
Authority: SU
Inventors: Владимир Иванович Балябин; Валерий Серафимович Сидоров
Original assignee: Предприятие П/Я Р-6120
Priority date: 1985-01-11
Filing date: 1985-01-11
Publication date: 1988-02-23

Abstract

Изобретение относитс к импульсной технике и уменьшает врем вхождени в синхронизм. Устройство содержит задающий генератор 1, управл емый делитель 2 частоты, делитель 3 частоты на два, умножители 4 и 5,цифровой частотный дискриминатор 6,делитель 7 частоты, регистр 8 сдвига, мажоритарный блок 9. Эффективность устройства про вл етс при высоком уровне помех в канале св зи, что осуществл етс за счет внутри- импульсной обработки входного сигнала , т.е. его восстановлени с последующей обработкой на каждом такте делител 2.2 ил.

Description

вхоЗ

СЛ

&9

«4j

СД Од

Фи2.1

113

Изобретение относитс к импульсной технике в части передачи и приема дискретных сообщений, предназначено дл подстройки фазы тактовых импульсов по кодовым информационным посыпкам, поступающим на вход устройства из канала св зи, и может быт применено в системах с жестко установленной длительностью кодовых посылок , равной,периоду следовани тактовых импульсов.

Цель изобретени - уменьшение времени вхождени в синхронизм.

На фиг.1 представлена структурна электрическа схема устройства тактовой синхронизации; на фиг.2 - временные диаграммы работы устройства .

Устройство тактовой синхронизации содержит задающий генаратор 1, управл емый делитель 2 частоты, делитель 3 частоты на два, первый и второй умножители А и 5, цифровой частотный дискриминатор 6, делитель 7 частоты, регистр 8 сдвига и мажоритарный блок 9.

Устройство тактовой синхронизации работает следующим образом.Частота импульсов задающего генератора 1 делитс в управл емом делителе 2 частоты,на выходе которого при этом формируютс тактовые импульсы (фиг.2 жил), которое поступают на вход делител 3 частоты на два и на вход мажоритарного блока 9. Делитель 3 частоты на два формирует сигналы (фиг.2 зим). На вход устройства из канала св зи поступает входной сигнал (б),, представл ющий собой смесь кодовой посьтки и помехи . Кодова посьщка (фиг.2 а) в канале св зи имеет одно из двух возможных .значений О и 1. Частота управл емого делител 2 выбрана в четыре раза выше, чем частота поступлени кодовых посылок. В начальный « момент фронты изменени кодовой по-; сьшки (фиг.2 б) в канале св зи обычно не совпадают с тактовыми импульсами (фиг.2 л) и имеют некоторое случайное смещение фазы. Входной сигнал (фиг.2 б) поступает на вход цифрового частотного дискриминатора 6, который производит счет. Если за интервал счета, устанавливаемый коэффициентом счета делител 7, врем существовани сигнала 1 на входе устройства больше времени существо

0

5

0

5

0

5

0

5

вани сигналов П, то на выходе цифрового частотного дискриминатора 6 формируетс 1 в противном слуше - О.

Последовательность импульсов сдвига (фиг.2 виг) поступает с выхода цифрового частотного дискриминатора 6 на вход регистра 8, к параллельным выходам которого подключены информационные входы мажоритарного блока 9, который выдает сигнал (фиг.2д) в момент полного заполнени входным сигналом (фиг.2б) регистра 8. Мажоритарный блок 9 позвол ет с определенной степенью веро тности восстановить форму исходного сигнала (фиг,2а). Если сигнал (фиг.2е) совпадает с сигналом (фиг.2ж), то на входы умножителей 4 и 5 импульсньй сигнал не поступает. Коэффициент счета управл емого делител 2 не измен етс (фиг.2 к и е, ж и з), что со- ответс твует совпадению фаз входного сигнала и тактовой последовательности управл емого делител 2.

Если сигнал (фиг.2е) попадает в промежутке между импульсами (фиг.2л) и в зависимости от состо ни делител 3 частоты на два срабатывает умножитель 4 или умножитель 5. Это приводит к уменьшению (фиг.2 мин) или увеличению коэффициента счета управл емого делител 2 на врем ,равное периоду управл емого делител 2, в результате чего производитс один элементарный шаг подстройки фазы управл емого делител 2.

Эффективность устройства про вл етс при высоком уровне помех в канале св зи, что осуществл етс за счет внутриимпульсной обработки входного сигнала, т.е. его восстановлени с последующей обработкой на .каждом

такте управл емого делител 2.

Фор.мула изобретени

Устройство тактовой синхронизации , содержащее последовательно.соединенные задающий генератор и управл емый делитель частоты, выход которого вл етс выходом устройства тактовой синхронизации, делитель частоты на два и первый и второй умножители , отличающеес тем, что, с целью уменьшени времени вхождени в синхронизм, введены цифровой частотньш дискриминатор, делитель частоты, регистр сдвига и мажоритарный блок, выход которого соединен с первыми входами первого и второго умножителей, к вторым входам которых через делитель частоты на два подключен выход управл емого делител частоты, соединенньш с первым входом мажоритарного блока, к второму и третьему входам которого подключены соответствующие выходы регистра сдвига, к первому и второму входам которого подключены соответственно выходы делител частоты и цифро

вого частотного дискриминатора, к управл ющему входу которого подключен выход делител частоты, сигнальный вход цифрового частотного дискриминатора вл етс сигнальным входом устройства тактовой синхронизации , а счетньт вход подключен к счетному входу делител частоты и к выходу задающего генератора, при этом к первому и второму управл ющим входам управл емого делител частоты подключены выходы первого и второго умножителей.

Фиг.г

Claims

Устройство тактовой синхронизации, содержащее последовательно.соединенные задающий генератор и управляемый делитель частоты, выход которого является выходом устройства тактовой синхронизации, делитель частоты на два и первый и второй умножители, отличающееся тем, что, с целью уменьшения времени вхождения в синхронизм, введены цифровой частотный дискриминатор, де-_ литель частоты, регистр сдвига и ма жоритарный блок, выход которого соединен с первыми входами первого и второго умножителей, к вторым входам которых через делитель частоты на два подключен'выход управляемого делителя частоты, соединенный с первым входом мажоритарного блока, к второму и третьему входам которого подключены соответствующие выходы регистра сдвига, к первому и второму' входам которого подключены соответственно выходы делителя частоты и цифро вого частотного дискриминатора, к управляющему входу которого подключен выход делителя частоты, сигнальный вход цифрового частотного дискриминатора является сигнальным входом устройства тактовой синхронизации, а счетный вход подключен к счетному входу делителя частоты и к выходу задающего генератора, при этом к первому и второму управляющим входам управляемого делителя частоты подключены выходы первого и второго умножителей.