JP4405113B2 - 利得可変増幅回路 - Google Patents
利得可変増幅回路 Download PDFInfo
- Publication number
- JP4405113B2 JP4405113B2 JP2001246848A JP2001246848A JP4405113B2 JP 4405113 B2 JP4405113 B2 JP 4405113B2 JP 2001246848 A JP2001246848 A JP 2001246848A JP 2001246848 A JP2001246848 A JP 2001246848A JP 4405113 B2 JP4405113 B2 JP 4405113B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- load
- output circuit
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、利得可変ができる増幅回路に関する。
【０００２】
【従来の技術】
図６と図７はそれぞれ従来の利得可変増幅回路を示す。
図６の利得可変増幅回路は、入力端１から入力された信号をエミッタ接地トランジスタ３で増幅して出力端２に出力するよう構成されており、トランジスタ３のコレクタには、電源１０から負荷９とベース接地トランジスタ４のコレクタ−エミッタを介して電源電圧が印加される高利得モードと、電源１０から負荷９と抵抗７およびベース接地トランジスタ６のコレクタ−エミッタを介して電源電圧が印加される低利得モードを有している。１１はトランジスタ３の動作点を決めるバイアス電圧を発生するバイアス電源である。
【０００３】
高利得モードと低利得モードの選択は、選択スイッチ１２で行われる。
高利得モード選択時には選択スイッチ１２が接点１２ａ側に切り換える。これによって、バイアス電源１３からトランジスタ４，６の両ベースのうちのトランジスタ４のベースにだけバイアス電圧が印加され、トランジスタ３にはトランジスタ４を介して電源電圧が印加される。トランジスタ３で増幅された信号は分岐５を介して出力端２から出力される。
【０００４】
低利得モード選択時には選択スイッチ１２が接点１２ｂ側に切り換える。これによって、バイアス電源１３からトランジスタ６のベースにだけバイアス電圧が印加され、トランジスタ３にはトランジスタ６を介して電源電圧が印加される。トランジスタ３で増幅された信号は分岐８を介して出力端２から出力される。この低利得モードの利得は抵抗７によって調整される。
【０００５】
図７の利得可変増幅回路は、利得調整が分岐２５と分岐２７の電流比を調整することによって行い、電流調整はベース接地トランジスタ６のベース電圧を調整することによって行われる点が図６とは異なっている。
【０００６】
詳しくは、入力端１から入力された信号ＲＦｉｎをエミッタ接地トランジスタ３で増幅して出力端２に出力するよう構成されており、１１はトランジスタ２３の動作点を決めるバイアス電圧を発生するバイアス電源である。
【０００７】
トランジスタ３のコレクタには、電源１０から負荷９とベース接地トランジスタ４のコレクタ−エミッタを介して電源電圧が印加される高利得モードと、電源１０からベース接地トランジスタ６のコレクタ−エミッタを介して電源電圧が印加される低利得モードを有している。
【０００８】
トランジスタ４，６のベースには、それぞれ電源２９，３０からベース電圧が印加されており、電源３０の出力電圧を可変してベース接地トランジスタ６のベース電圧を調整して電流調整し、分岐２５と分岐２７の電流比を調整することによって行っている。
【０００９】
【発明が解決しようとする課題】
この利得可変増幅回路が使用される回路例としては、高周波受信機のフロントエンドのヘッドアンプを挙げることができる。図８に示すようにヘッドアンプＡの入力段と出力段にはそれぞれ選択度の向上を目的としてバンドパスフィルタ７０９，７１０が接続されている。７１１はミキサー回路である。
【００１０】
バンドパスフィルタ７０９，７１０は特定の入出力インピーダンスで目的の通過周波数特性を満足するように設計されているので、高周波受信機が使用される電界強度に応じて利得可変増幅回路Ａの利得を高利得モードと低利得モードに切り換えて使用される。
【００１１】
そのため、利得可変増幅回路Ａとしては高利得モードと低利得モードの切り換えにかかわらずに入出力インピーダンスが前記特定のインピーダンスで一定であることが要求される。
【００１２】
しかしながら、図６の利得可変方法では、高利得モード時と低利得モード時とでは、出力インピーダンスが変化するため、高利得モード時と低利得モード時の両方のモード時に対して、出力インピーダンス整合をとることが難しい。
【００１３】
また、図７の利得可変方法では、分岐２５と分岐２７の電流比の調整方法がベース接地トランジスタ２６のベース電圧を調整することによって行われるが、例えばトランジスタ２６のベース電圧が０．０２ボルト変化すると利得が１ｄＢ変化してしまうため、利得調整が難しい。
【００１４】
本発明は、上記従来の問題を解決するもので、高利得モード時と低利得モード時の両モード時に対して出力インピーダンスの変化が小さく、利得調整を容易かつ正確に行うことができる利得可変増幅回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の問題を解決するために本発明の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、高利得モードでは第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに第３のトランジスタの制御バイアスをオン／オフするスイッチ手段を設け、かつ第２のトランジスタと第３のトランジスタの互いのサイズを異ならせ、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成し、第３のトランジスタの出力回路に直列に抵抗を介装したことを特徴とする。
【００１７】
この構成によると、高利得モードと低利得モードの両モード時に対して出力インピーダンスの変化が小さく、かつ出力電流が前記各々のベース接地型トランジスタのサイズ比により決定されるため、制御バイアスに依存することなく利得調整を容易にかつ正確に行うことができる。
【００１８】
本発明の請求項２に記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに、第２，第３のトランジスタの両制御端子間をスイッチ手段で接続し、かつ第２のトランジスタと第３のトランジスタの互いのサイズを異ならせ、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
【００１９】
本発明の請求項３に記載の利得可変増幅回路は、請求項２において、前記スイッチ手段をＭＯＳトランジスタで構成し、前記第３のトランジスタの制御端子に並列に抵抗を接続したことを特徴とする。
【００２０】
本発明の請求項４に記載の利得可変増幅回路は、請求項２または請求項３の何れかにおいて、第３のトランジスタの出力回路に直列に抵抗を介装したことを特徴とする。
【００２１】
本発明の請求項５記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに第３のトランジスタの制御バイアスをオン／オフするスイッチ手段を設け、前記第２のトランジスタのベースが接地されており、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
本発明の請求項６記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに、第２，第３のトランジスタの両制御端子間をスイッチ手段で接続し、前記第２のトランジスタのベースが接地されており、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
【００２２】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）の利得可変増幅回路を示す。
【００２３】
第１のトランジスタとしてのエミッタ接地トランジスタ１０２の出力回路のコレクタ−エミッタ側に負荷１０６を有し、トランジスタ１０２のコレクタと負荷１０６との間に、第２のトランジスタとしてのベース接地トランジスタ１０３の出力回路のコレクタ−エミッタを介装し、トランジスタ１０２の入力であるベースに入力端１から供給された入力信号ＲＦinを増幅して負荷１０６とトランジスタ１０３との接続点Ｐ１に接続された出力端２から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタとしてのベース接地トランジスタ１０４の出力回路のコレクタ−エミッタを、トランジスタ１０３のコレクタ−エミッタと負荷１０６との直列回路に並列接続する。
【００２４】
１０８はトランジスタ１０３のベースバイアスを電源１１４から作り出すバイアス回路、１０９はトランジスタ１０４のベースバイアスを電源１１５から作り出すバイアス回路で、この（実施の形態１）では、電源１１５とバイアス回路１０９の間にスイッチ手段としてのスイッチ１１０を直列に介装してトランジスタ１０４へのベースバイアスをオン／オフするよう構成されている。１１１，１１２は高周波バイパスコンデンサである。１０７はトランジスタ１０２のベースバイアスを電源１１３から作り出すバイアス回路である。
【００２５】
このように構成された利得可変増幅回路は、トランジスタ１０３へのベースバイアスは高利得モードと低利得モードとにかかわらずバイアス回路１０８から印加されているのに対して、トランジスタ１０４へのベースバイアスは高利得モードと低利得モードとに応じてスイッチ１１０によって次のようにオン／オフが選択される。
【００２６】
高利得モード時には、スイッチ１１０をＯＦＦとし、トランジスタ１０４をＯＦＦ動作とする。その時、全ての高周波信号はトランジスタ１０３のエミッタに入力し、コレクタに出力され出力端２から高利得の高周波信号を得ることができる。
【００２７】
低利得モード時には、スイッチ１１０をオンとし、トランジスタ１０３と同じ値のベース電圧がかかるように第２のベース接地トランジスタ１０４をオン動作にする。このとき、トランジスタ１０３とトランジスタ１０４に流れる電流比は、トランジスタ１０３と第２のベース接地トランジスタ１０４のサイズ比によって決定される。
【００２８】
そこでトランジスタ１０３とトランジスタ１０４のサイズ比を調整することでトランジスタに流れる電流を容易かつ正確に調整することができ、低利得の高周波信号を出力端２から得ることができる。
【００２９】
例えば、トランジスタ１０３とトランジスタ１０４のサイズ比を１：１から２：３とすることで利得を１ｄＢ調整することができる。具体的には、トランジスタ１０３とトランジスタ１０４のサイズ比を１：１から２：３とすることで利得を−１ｄＢすることができ、トランジスタ１０３とトランジスタ１０４のサイズ比を１：１から３：２とすることで利得を＋１ｄＢすることができる。
【００３０】
また高利得モード時と低利得モード時の両モードじに対して出力の負荷条件は同じであるので、出力インピーダンスの変化は小さい。
この（実施の形態１）によれば、高利得モード時と低利得モード時の両モード時に対してインピーダンスの変化が小さく、利得調整を容易かつ正確に行うことができる増幅回路を提供することができる。
【００３１】
また、出力電流がトランジスタ１０３，１０４のサイズ比により決定されるため、制御バイアスに依存することなく利得調整を容易にかつ正確に行うことができる。
【００３２】
（実施の形態２）
図２は本発明の（実施の形態２）の利得可変増幅回路を示す。
（実施の形態１）を示す図１では、トランジスタ１０４のベースバイアスがバイアス回路１０９から供給されていたが、この（実施の形態２）では、トランジスタ１０３，１０４の両制御端子間を、スイッチ手段としてのＭＯＳトランジスタ２０１の出力回路で接続し、ＭＯＳトランジスタ２０１のゲートにスイッチ２０２を介して電源２０３から電圧を印加するよう構成されている点だけが異なっている。
【００３３】
具体的には、ＭＯＳトランジスタ２０１のドレインをトランジスタ１０３ベースに接続し、ＭＯＳトランジスタ２０１のソースをトランジスタ１０４ベースに接続している。
【００３４】
高利得モード時では、スイッチ２０２をオフしてトランジスタ１０４のベースをオープンとしトランジスタ１０４をオフ動作とする。その時、全ての高周波信号はトランジスタ１０３のエミッタに入力し、コレクタに出力され出力端２から高利得の高周波信号を得ることができる。
【００３５】
低利得モード時では、スイッチ２０２をオンしてトランジスタ１０４をオン動作にする。これによってトランジスタ１０３，１０４のベースには同じ値のベースバイアス電圧を与えることができる。
【００３６】
このとき、トランジスタ１０３とトランジスタ１０４に流れる電流比は、トランジスタ１０３とトランジスタ１０４のサイズ比によって決定される。そこでトランジスタ１０３とトランジスタ１０４のサイズ比を調整することでトランジスタに流れる電流を容易かつ正確に調整することができ、低利得の高周波信号を出力端２から得ることができる。
【００３７】
（実施の形態３）
図３は本発明の（実施の形態３）の利得可変増幅回路を示す。
この（実施の形態３）は（実施の形態２）のトランジスタ１０４のベースに並列に抵抗３０１を接続した点だけが異なっている。抵抗３０１はトランジスタ１０４のベースと基準電位３０２の間に接続されている。
【００３８】
このように構成したため、ＭＯＳトランジスタ２０１のドレインをトランジスタ１０３ベースに接続し、ＭＯＳトランジスタ２０１のソースをトランジスタ１０４ベースに接続してスイッチ手段を構成した場合に、高利得モード時にしようとスイッチ２０２をオフとすると、トランジスタ１０４のベースは抵抗３０１によって接地されているため、トランジスタ１０４を完全なオフ動作とすることができ、高周波電力を減衰させ出力端への高周波電力の回り込みを防ぐことができる。
【００３９】
（実施の形態４）
図４は本発明の（実施の形態４）の利得可変増幅回路を示す。
この（実施の形態４）は（実施の形態２）のトランジスタ１０４のコレクタに直列に抵抗４０１を介装した点だけが異なっている。
【００４０】
このように構成したため、低利得モード時ではスイッチ２０２をオンとし、トランジスタ１０４をオン動作にすると、トランジスタ１０３とトランジスタ１０４のベースには同じ値の電圧を与えることができる。ここでトランジスタのコレクタに接続された抵抗４０１により高周波信号を減衰することができ、出力端への高周波電力の回り込みを防ぐことができる。
【００４１】
（実施の形態５）
（実施の形態４）では（実施の形態２）のトランジスタ１０４のコレクタに直列に抵抗４０１を介装したが、図１に示した（実施の形態１）でもトランジスタ１０４のコレクタに直列に抵抗を介装することもできる。この場合も、トランジスタ１０３とトランジスタ１０４のサイズが同じ構成または互いのサイズを異ならせた構成の何れかを採用することもできる。
【００４２】
（実施の形態６）
（実施の形態３）では（実施の形態２）のトランジスタ１０４のベースに並列に抵抗３０１を介装し、（実施の形態４）では（実施の形態２）のトランジスタ１０４のコレクタに直列に抵抗４０１を介装したが、（実施の形態２）のトランジスタ１０４のベースに並列に抵抗３０１を介装し、かつ、トランジスタ１０４のコレクタに直列に抵抗４０１を介装することもできる。この場合も、トランジスタ１０３とトランジスタ１０４のサイズが同じ構成または互いのサイズを異ならせた構成の何れかを採用することもできる。
【００４３】
なお、上記各実施の形態におけるバイアス回路１０７は図５（ｂ）に示すようにミラー回路で構成されており、バイアス回路１０８は図５（ａ）に示すように構成されている。１７Ａはバイアス回路１０７の出力、１８Ａはバイアス回路１０８の出力、１９はバイアス回路１０８の入力との接続線、バイアス回路１０９はバイアス回路１０８と同様に構成されている。
【００４４】
【発明の効果】
以上のように本発明の利得可変増幅回路は、高利得モード時と低利得モード時の両モード時に対して出力インピーダンスの変化が小さく、利得調整を容易かつ正確に行うことができる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の利得可変増幅回路の回路図
【図２】本発明の（実施の形態２）の利得可変増幅回路の回路図
【図３】本発明の（実施の形態３）の利得可変増幅回路の回路図
【図４】本発明の（実施の形態４）の利得可変増幅回路の回路図
【図５】各実施の形態のバイアス回路の構成図
【図６】従来の第１の利得可変増幅回路の回路図
【図７】従来の第２の利得可変増幅回路の回路図
【図８】利得可変増幅回路の使用例を示すブロック図
【符号の説明】
１ 入力端
２ 出力端
１０２ エミッタ接地トランジスタ（第１のトランジスタ）
１０３ ベース接地トランジスタ（第２のトランジスタ）
１０４ ベース接地トランジスタ（第３のトランジスタ）
１０６ 負荷
１０７，１０８，１０９ バイアス回路
１１０ スイッチ
２０１ ＭＯＳトランジスタ（スイッチ手段）
２０２ スイッチ
３０１，４０１ 抵抗
【発明の属する技術分野】
本発明は、利得可変ができる増幅回路に関する。
【０００２】
【従来の技術】
図６と図７はそれぞれ従来の利得可変増幅回路を示す。
図６の利得可変増幅回路は、入力端１から入力された信号をエミッタ接地トランジスタ３で増幅して出力端２に出力するよう構成されており、トランジスタ３のコレクタには、電源１０から負荷９とベース接地トランジスタ４のコレクタ−エミッタを介して電源電圧が印加される高利得モードと、電源１０から負荷９と抵抗７およびベース接地トランジスタ６のコレクタ−エミッタを介して電源電圧が印加される低利得モードを有している。１１はトランジスタ３の動作点を決めるバイアス電圧を発生するバイアス電源である。
【０００３】
高利得モードと低利得モードの選択は、選択スイッチ１２で行われる。
高利得モード選択時には選択スイッチ１２が接点１２ａ側に切り換える。これによって、バイアス電源１３からトランジスタ４，６の両ベースのうちのトランジスタ４のベースにだけバイアス電圧が印加され、トランジスタ３にはトランジスタ４を介して電源電圧が印加される。トランジスタ３で増幅された信号は分岐５を介して出力端２から出力される。
【０００４】
低利得モード選択時には選択スイッチ１２が接点１２ｂ側に切り換える。これによって、バイアス電源１３からトランジスタ６のベースにだけバイアス電圧が印加され、トランジスタ３にはトランジスタ６を介して電源電圧が印加される。トランジスタ３で増幅された信号は分岐８を介して出力端２から出力される。この低利得モードの利得は抵抗７によって調整される。
【０００５】
図７の利得可変増幅回路は、利得調整が分岐２５と分岐２７の電流比を調整することによって行い、電流調整はベース接地トランジスタ６のベース電圧を調整することによって行われる点が図６とは異なっている。
【０００６】
詳しくは、入力端１から入力された信号ＲＦｉｎをエミッタ接地トランジスタ３で増幅して出力端２に出力するよう構成されており、１１はトランジスタ２３の動作点を決めるバイアス電圧を発生するバイアス電源である。
【０００７】
トランジスタ３のコレクタには、電源１０から負荷９とベース接地トランジスタ４のコレクタ−エミッタを介して電源電圧が印加される高利得モードと、電源１０からベース接地トランジスタ６のコレクタ−エミッタを介して電源電圧が印加される低利得モードを有している。
【０００８】
トランジスタ４，６のベースには、それぞれ電源２９，３０からベース電圧が印加されており、電源３０の出力電圧を可変してベース接地トランジスタ６のベース電圧を調整して電流調整し、分岐２５と分岐２７の電流比を調整することによって行っている。
【０００９】
【発明が解決しようとする課題】
この利得可変増幅回路が使用される回路例としては、高周波受信機のフロントエンドのヘッドアンプを挙げることができる。図８に示すようにヘッドアンプＡの入力段と出力段にはそれぞれ選択度の向上を目的としてバンドパスフィルタ７０９，７１０が接続されている。７１１はミキサー回路である。
【００１０】
バンドパスフィルタ７０９，７１０は特定の入出力インピーダンスで目的の通過周波数特性を満足するように設計されているので、高周波受信機が使用される電界強度に応じて利得可変増幅回路Ａの利得を高利得モードと低利得モードに切り換えて使用される。
【００１１】
そのため、利得可変増幅回路Ａとしては高利得モードと低利得モードの切り換えにかかわらずに入出力インピーダンスが前記特定のインピーダンスで一定であることが要求される。
【００１２】
しかしながら、図６の利得可変方法では、高利得モード時と低利得モード時とでは、出力インピーダンスが変化するため、高利得モード時と低利得モード時の両方のモード時に対して、出力インピーダンス整合をとることが難しい。
【００１３】
また、図７の利得可変方法では、分岐２５と分岐２７の電流比の調整方法がベース接地トランジスタ２６のベース電圧を調整することによって行われるが、例えばトランジスタ２６のベース電圧が０．０２ボルト変化すると利得が１ｄＢ変化してしまうため、利得調整が難しい。
【００１４】
本発明は、上記従来の問題を解決するもので、高利得モード時と低利得モード時の両モード時に対して出力インピーダンスの変化が小さく、利得調整を容易かつ正確に行うことができる利得可変増幅回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記の問題を解決するために本発明の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、高利得モードでは第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
【００１６】
【発明の実施の形態】
本発明の請求項１に記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに第３のトランジスタの制御バイアスをオン／オフするスイッチ手段を設け、かつ第２のトランジスタと第３のトランジスタの互いのサイズを異ならせ、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成し、第３のトランジスタの出力回路に直列に抵抗を介装したことを特徴とする。
【００１７】
この構成によると、高利得モードと低利得モードの両モード時に対して出力インピーダンスの変化が小さく、かつ出力電流が前記各々のベース接地型トランジスタのサイズ比により決定されるため、制御バイアスに依存することなく利得調整を容易にかつ正確に行うことができる。
【００１８】
本発明の請求項２に記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに、第２，第３のトランジスタの両制御端子間をスイッチ手段で接続し、かつ第２のトランジスタと第３のトランジスタの互いのサイズを異ならせ、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
【００１９】
本発明の請求項３に記載の利得可変増幅回路は、請求項２において、前記スイッチ手段をＭＯＳトランジスタで構成し、前記第３のトランジスタの制御端子に並列に抵抗を接続したことを特徴とする。
【００２０】
本発明の請求項４に記載の利得可変増幅回路は、請求項２または請求項３の何れかにおいて、第３のトランジスタの出力回路に直列に抵抗を介装したことを特徴とする。
【００２１】
本発明の請求項５記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに第３のトランジスタの制御バイアスをオン／オフするスイッチ手段を設け、前記第２のトランジスタのベースが接地されており、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
本発明の請求項６記載の利得可変増幅回路は、第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに、第２，第３のトランジスタの両制御端子間をスイッチ手段で接続し、前記第２のトランジスタのベースが接地されており、高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成したことを特徴とする。
【００２２】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）の利得可変増幅回路を示す。
【００２３】
第１のトランジスタとしてのエミッタ接地トランジスタ１０２の出力回路のコレクタ−エミッタ側に負荷１０６を有し、トランジスタ１０２のコレクタと負荷１０６との間に、第２のトランジスタとしてのベース接地トランジスタ１０３の出力回路のコレクタ−エミッタを介装し、トランジスタ１０２の入力であるベースに入力端１から供給された入力信号ＲＦinを増幅して負荷１０６とトランジスタ１０３との接続点Ｐ１に接続された出力端２から増幅信号を取り出す利得可変増幅回路であって、第３のトランジスタとしてのベース接地トランジスタ１０４の出力回路のコレクタ−エミッタを、トランジスタ１０３のコレクタ−エミッタと負荷１０６との直列回路に並列接続する。
【００２４】
１０８はトランジスタ１０３のベースバイアスを電源１１４から作り出すバイアス回路、１０９はトランジスタ１０４のベースバイアスを電源１１５から作り出すバイアス回路で、この（実施の形態１）では、電源１１５とバイアス回路１０９の間にスイッチ手段としてのスイッチ１１０を直列に介装してトランジスタ１０４へのベースバイアスをオン／オフするよう構成されている。１１１，１１２は高周波バイパスコンデンサである。１０７はトランジスタ１０２のベースバイアスを電源１１３から作り出すバイアス回路である。
【００２５】
このように構成された利得可変増幅回路は、トランジスタ１０３へのベースバイアスは高利得モードと低利得モードとにかかわらずバイアス回路１０８から印加されているのに対して、トランジスタ１０４へのベースバイアスは高利得モードと低利得モードとに応じてスイッチ１１０によって次のようにオン／オフが選択される。
【００２６】
高利得モード時には、スイッチ１１０をＯＦＦとし、トランジスタ１０４をＯＦＦ動作とする。その時、全ての高周波信号はトランジスタ１０３のエミッタに入力し、コレクタに出力され出力端２から高利得の高周波信号を得ることができる。
【００２７】
低利得モード時には、スイッチ１１０をオンとし、トランジスタ１０３と同じ値のベース電圧がかかるように第２のベース接地トランジスタ１０４をオン動作にする。このとき、トランジスタ１０３とトランジスタ１０４に流れる電流比は、トランジスタ１０３と第２のベース接地トランジスタ１０４のサイズ比によって決定される。
【００２８】
そこでトランジスタ１０３とトランジスタ１０４のサイズ比を調整することでトランジスタに流れる電流を容易かつ正確に調整することができ、低利得の高周波信号を出力端２から得ることができる。
【００２９】
例えば、トランジスタ１０３とトランジスタ１０４のサイズ比を１：１から２：３とすることで利得を１ｄＢ調整することができる。具体的には、トランジスタ１０３とトランジスタ１０４のサイズ比を１：１から２：３とすることで利得を−１ｄＢすることができ、トランジスタ１０３とトランジスタ１０４のサイズ比を１：１から３：２とすることで利得を＋１ｄＢすることができる。
【００３０】
また高利得モード時と低利得モード時の両モードじに対して出力の負荷条件は同じであるので、出力インピーダンスの変化は小さい。
この（実施の形態１）によれば、高利得モード時と低利得モード時の両モード時に対してインピーダンスの変化が小さく、利得調整を容易かつ正確に行うことができる増幅回路を提供することができる。
【００３１】
また、出力電流がトランジスタ１０３，１０４のサイズ比により決定されるため、制御バイアスに依存することなく利得調整を容易にかつ正確に行うことができる。
【００３２】
（実施の形態２）
図２は本発明の（実施の形態２）の利得可変増幅回路を示す。
（実施の形態１）を示す図１では、トランジスタ１０４のベースバイアスがバイアス回路１０９から供給されていたが、この（実施の形態２）では、トランジスタ１０３，１０４の両制御端子間を、スイッチ手段としてのＭＯＳトランジスタ２０１の出力回路で接続し、ＭＯＳトランジスタ２０１のゲートにスイッチ２０２を介して電源２０３から電圧を印加するよう構成されている点だけが異なっている。
【００３３】
具体的には、ＭＯＳトランジスタ２０１のドレインをトランジスタ１０３ベースに接続し、ＭＯＳトランジスタ２０１のソースをトランジスタ１０４ベースに接続している。
【００３４】
高利得モード時では、スイッチ２０２をオフしてトランジスタ１０４のベースをオープンとしトランジスタ１０４をオフ動作とする。その時、全ての高周波信号はトランジスタ１０３のエミッタに入力し、コレクタに出力され出力端２から高利得の高周波信号を得ることができる。
【００３５】
低利得モード時では、スイッチ２０２をオンしてトランジスタ１０４をオン動作にする。これによってトランジスタ１０３，１０４のベースには同じ値のベースバイアス電圧を与えることができる。
【００３６】
このとき、トランジスタ１０３とトランジスタ１０４に流れる電流比は、トランジスタ１０３とトランジスタ１０４のサイズ比によって決定される。そこでトランジスタ１０３とトランジスタ１０４のサイズ比を調整することでトランジスタに流れる電流を容易かつ正確に調整することができ、低利得の高周波信号を出力端２から得ることができる。
【００３７】
（実施の形態３）
図３は本発明の（実施の形態３）の利得可変増幅回路を示す。
この（実施の形態３）は（実施の形態２）のトランジスタ１０４のベースに並列に抵抗３０１を接続した点だけが異なっている。抵抗３０１はトランジスタ１０４のベースと基準電位３０２の間に接続されている。
【００３８】
このように構成したため、ＭＯＳトランジスタ２０１のドレインをトランジスタ１０３ベースに接続し、ＭＯＳトランジスタ２０１のソースをトランジスタ１０４ベースに接続してスイッチ手段を構成した場合に、高利得モード時にしようとスイッチ２０２をオフとすると、トランジスタ１０４のベースは抵抗３０１によって接地されているため、トランジスタ１０４を完全なオフ動作とすることができ、高周波電力を減衰させ出力端への高周波電力の回り込みを防ぐことができる。
【００３９】
（実施の形態４）
図４は本発明の（実施の形態４）の利得可変増幅回路を示す。
この（実施の形態４）は（実施の形態２）のトランジスタ１０４のコレクタに直列に抵抗４０１を介装した点だけが異なっている。
【００４０】
このように構成したため、低利得モード時ではスイッチ２０２をオンとし、トランジスタ１０４をオン動作にすると、トランジスタ１０３とトランジスタ１０４のベースには同じ値の電圧を与えることができる。ここでトランジスタのコレクタに接続された抵抗４０１により高周波信号を減衰することができ、出力端への高周波電力の回り込みを防ぐことができる。
【００４１】
（実施の形態５）
（実施の形態４）では（実施の形態２）のトランジスタ１０４のコレクタに直列に抵抗４０１を介装したが、図１に示した（実施の形態１）でもトランジスタ１０４のコレクタに直列に抵抗を介装することもできる。この場合も、トランジスタ１０３とトランジスタ１０４のサイズが同じ構成または互いのサイズを異ならせた構成の何れかを採用することもできる。
【００４２】
（実施の形態６）
（実施の形態３）では（実施の形態２）のトランジスタ１０４のベースに並列に抵抗３０１を介装し、（実施の形態４）では（実施の形態２）のトランジスタ１０４のコレクタに直列に抵抗４０１を介装したが、（実施の形態２）のトランジスタ１０４のベースに並列に抵抗３０１を介装し、かつ、トランジスタ１０４のコレクタに直列に抵抗４０１を介装することもできる。この場合も、トランジスタ１０３とトランジスタ１０４のサイズが同じ構成または互いのサイズを異ならせた構成の何れかを採用することもできる。
【００４３】
なお、上記各実施の形態におけるバイアス回路１０７は図５（ｂ）に示すようにミラー回路で構成されており、バイアス回路１０８は図５（ａ）に示すように構成されている。１７Ａはバイアス回路１０７の出力、１８Ａはバイアス回路１０８の出力、１９はバイアス回路１０８の入力との接続線、バイアス回路１０９はバイアス回路１０８と同様に構成されている。
【００４４】
【発明の効果】
以上のように本発明の利得可変増幅回路は、高利得モード時と低利得モード時の両モード時に対して出力インピーダンスの変化が小さく、利得調整を容易かつ正確に行うことができる。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）の利得可変増幅回路の回路図
【図２】本発明の（実施の形態２）の利得可変増幅回路の回路図
【図３】本発明の（実施の形態３）の利得可変増幅回路の回路図
【図４】本発明の（実施の形態４）の利得可変増幅回路の回路図
【図５】各実施の形態のバイアス回路の構成図
【図６】従来の第１の利得可変増幅回路の回路図
【図７】従来の第２の利得可変増幅回路の回路図
【図８】利得可変増幅回路の使用例を示すブロック図
【符号の説明】
１ 入力端
２ 出力端
１０２ エミッタ接地トランジスタ（第１のトランジスタ）
１０３ ベース接地トランジスタ（第２のトランジスタ）
１０４ ベース接地トランジスタ（第３のトランジスタ）
１０６ 負荷
１０７，１０８，１０９ バイアス回路
１１０ スイッチ
２０１ ＭＯＳトランジスタ（スイッチ手段）
２０２ スイッチ
３０１，４０１ 抵抗
Claims (6)
- 第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、
第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに第３のトランジスタの制御バイアスをオン／オフするスイッチ手段を設け、
かつ第２のトランジスタと第３のトランジスタの互いのサイズを異ならせ、
高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、
低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンする
ように構成し、第３のトランジスタの出力回路に直列に抵抗を介装した
利得可変増幅回路。 - 第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、
第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに、第２，第３のトランジスタの両制御端子間をスイッチ手段で接続し、
かつ第２のトランジスタと第３のトランジスタの互いのサイズを異ならせ、
高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、
低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンする
ように構成した利得可変増幅回路。 - 前記スイッチ手段をＭＯＳトランジスタで構成し、前記第３のトランジスタの制御端子に並列に抵抗を接続した
請求項２記載の利得可変増幅回路。 - 第３のトランジスタの出力回路に直列に抵抗を介装した
請求項２または請求項３の何れかに記載の利得可変増幅回路。 - 第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、
第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに第３のトランジスタの制御バイアスをオン／オフするスイッチ手段を設け、
前記第２のトランジスタのベースが接地されており、
高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、
低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成した
利得可変増幅回路。 - 第１のトランジスタの出力回路に負荷を有し、第１のトランジスタの出力回路と前記負荷との間に第２のトランジスタの出力回路を介装し、第１のトランジスタの入力に供給された入力信号を増幅して前記負荷と第２のトランジスタとの接続点から増幅信号を取り出す利得可変増幅回路であって、
第３のトランジスタの出力回路を第２のトランジスタの出力回路と前記負荷との直列回路に並列接続するとともに、第２，第３のトランジスタの両制御端子間をスイッチ手段で接続し、
前記第２のトランジスタのベースが接地されており、
高利得モードでは前記スイッチ手段をオフして第２，第３のトランジスタのうちの第２のトランジスタにのみ制御バイアスをオンし、
低利得モードでは前記スイッチ手段をオンして第２，第３のトランジスタの両トランジスタの制御バイアスをオンするように構成した
利得可変増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246848A JP4405113B2 (ja) | 2001-08-16 | 2001-08-16 | 利得可変増幅回路 |
| US10/187,365 US6600377B2 (en) | 2001-08-16 | 2002-07-02 | Gain control amplifier |
| EP02016958A EP1286463A3 (en) | 2001-08-16 | 2002-08-01 | Gain control amplifier |
| CNB021302332A CN1307787C (zh) | 2001-08-16 | 2002-08-14 | 增益可变放大器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001246848A JP4405113B2 (ja) | 2001-08-16 | 2001-08-16 | 利得可変増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060456A JP2003060456A (ja) | 2003-02-28 |
| JP4405113B2 true JP4405113B2 (ja) | 2010-01-27 |
Family
ID=19076305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001246848A Expired - Fee Related JP4405113B2 (ja) | 2001-08-16 | 2001-08-16 | 利得可変増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6600377B2 (ja) |
| EP (1) | EP1286463A3 (ja) |
| JP (1) | JP4405113B2 (ja) |
| CN (1) | CN1307787C (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6977553B1 (en) * | 2002-09-11 | 2005-12-20 | Marvell International Ltd. | Method and apparatus for an LNA with high linearity and improved gain control |
| US7253690B1 (en) | 2002-09-11 | 2007-08-07 | Marvell International, Ltd. | Method and apparatus for an LNA with high linearity and improved gain control |
| US7190230B1 (en) | 2002-09-11 | 2007-03-13 | Marvell International Ltd. | Method and apparatus for an LNA with high linearity and improved gain control |
| EP2161833B1 (en) * | 2003-07-30 | 2011-11-30 | Mitsubishi Denki Kabushiki Kaisha | Gain switching circuit for preamplifier |
| JP2007189569A (ja) * | 2006-01-16 | 2007-07-26 | Ricoh Co Ltd | 増幅器およびこれを用いた無線通信機器 |
| JP2011097638A (ja) * | 2006-02-27 | 2011-05-12 | Mitsubishi Electric Corp | 可変利得増幅器 |
| US7541876B2 (en) * | 2007-08-13 | 2009-06-02 | Infineon Technologies Ag | Amplifier and method for operating the same |
| US7911269B2 (en) * | 2009-01-19 | 2011-03-22 | Qualcomm Incorporated | Ultra low noise high linearity LNA for multi-mode transceiver |
| US8310312B2 (en) * | 2009-08-11 | 2012-11-13 | Qualcomm, Incorporated | Amplifiers with improved linearity and noise performance |
| FR2955721B1 (fr) * | 2010-01-26 | 2012-11-23 | Thales Sa | Amplificateur distribue comportant au moins une cellule amplificatrice hyperfrequence large bande a gain reglable faible cout |
| EP2501035B1 (en) | 2011-03-15 | 2020-09-30 | Nxp B.V. | Amplifier |
| JP6208615B2 (ja) * | 2014-04-22 | 2017-10-04 | 日本電信電話株式会社 | トランスインピーダンス増幅器 |
| US10284160B2 (en) * | 2016-08-31 | 2019-05-07 | Skyworks Solutions, Inc. | Amplifier with improved return loss and mismatch over gain modes |
| CN108055011A (zh) * | 2017-12-12 | 2018-05-18 | 无锡中普微电子有限公司 | 多模式射频功率放大器 |
| EP3751733B1 (en) * | 2018-05-11 | 2024-06-19 | Huawei Technologies Co., Ltd. | Amplifier, amplifying circuit and phase shifter |
| CN108648693A (zh) * | 2018-07-26 | 2018-10-12 | 武汉精测电子集团股份有限公司 | 一种用于oled高压驱动的驱动模块 |
| US10348263B1 (en) * | 2018-08-21 | 2019-07-09 | I-Q Analog Corporation | V-band digital control bandpass amplifier |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635514A (en) * | 1979-08-31 | 1981-04-08 | Toshiba Corp | Gain control amplifier |
| JPH01181206A (ja) * | 1988-01-14 | 1989-07-19 | Hitachi Ltd | 差動増幅器 |
| JP2617506B2 (ja) * | 1988-01-19 | 1997-06-04 | 日本電気アイシーマイコンシステム株式会社 | 受信感度切り換え回路 |
| JPH01185007A (ja) * | 1988-01-19 | 1989-07-24 | Seiko Epson Corp | 利得制御回路 |
| US5331290A (en) * | 1992-09-08 | 1994-07-19 | Samsung Electronics Co., Ltd. | Variable gain amplifier |
| JPH06310961A (ja) * | 1993-04-26 | 1994-11-04 | Hitachi Denshi Ltd | 信号利得制御回路 |
| JP2947174B2 (ja) * | 1996-07-03 | 1999-09-13 | 日本電気株式会社 | 可変利得増幅器 |
| JP3347615B2 (ja) * | 1996-11-28 | 2002-11-20 | 富士通株式会社 | 半導体集積回路および光送信モジュール |
| JP3093687B2 (ja) * | 1997-07-30 | 2000-10-03 | 日本電気アイシーマイコンシステム株式会社 | 利得可変増幅回路 |
| US6046640A (en) * | 1997-11-07 | 2000-04-04 | Analog Devices, Inc. | Switched-gain cascode amplifier using loading network for gain control |
| JPH11186861A (ja) * | 1997-12-19 | 1999-07-09 | Hitachi Ltd | 可変利得アンプ |
| JP3684861B2 (ja) * | 1998-09-28 | 2005-08-17 | 松下電器産業株式会社 | 可変利得増幅器 |
| JP2000332554A (ja) * | 1999-05-21 | 2000-11-30 | Nec Corp | 利得可変増幅器 |
| US6211737B1 (en) * | 1999-07-16 | 2001-04-03 | Philips Electronics North America Corporation | Variable gain amplifier with improved linearity |
| US6215355B1 (en) * | 1999-10-13 | 2001-04-10 | Tropian, Inc. | Constant impedance for switchable amplifier with power control |
| GB9928355D0 (en) * | 1999-12-01 | 2000-01-26 | Koninkl Philips Electronics Nv | Amplifier |
| US6288609B1 (en) * | 2000-02-29 | 2001-09-11 | Motorola, Inc. | Gain controllable low noise amplifier with automatic linearity enhancement and method of doing same |
| JP2002043875A (ja) * | 2000-07-24 | 2002-02-08 | Nec Corp | 可変利得増幅器及びそれを備えた電子機器 |
| JP2002344266A (ja) * | 2001-05-18 | 2002-11-29 | Matsushita Electric Ind Co Ltd | 可変利得増幅器 |
-
2001
- 2001-08-16 JP JP2001246848A patent/JP4405113B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-02 US US10/187,365 patent/US6600377B2/en not_active Expired - Lifetime
- 2002-08-01 EP EP02016958A patent/EP1286463A3/en not_active Withdrawn
- 2002-08-14 CN CNB021302332A patent/CN1307787C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003060456A (ja) | 2003-02-28 |
| EP1286463A3 (en) | 2007-01-31 |
| EP1286463A2 (en) | 2003-02-26 |
| CN1407716A (zh) | 2003-04-02 |
| US6600377B2 (en) | 2003-07-29 |
| CN1307787C (zh) | 2007-03-28 |
| US20030034845A1 (en) | 2003-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4405113B2 (ja) | 利得可変増幅回路 | |
| US6724259B2 (en) | Variable gain amplifier | |
| EP1149467B1 (en) | Amplifier | |
| US7633337B2 (en) | Feedback-type variable gain amplifier and method of controlling the same | |
| US20040056712A1 (en) | Variable gain low noise amplifier | |
| US7400192B2 (en) | Low noise amplifier and differential amplifier with variable gain mode | |
| KR102133926B1 (ko) | 낮은 위상 변화를 갖는 광대역 가변 이득 증폭기 | |
| JPH05259765A (ja) | 高周波高出力増幅装置 | |
| KR20040047171A (ko) | 스위치 모드 동작을 하는 선형성이 우수한 광대역 가변이득 증폭기 | |
| US6509798B2 (en) | Variable gain amplifier | |
| US7049891B2 (en) | Amplifier bias enhancement technique | |
| JP3108712U (ja) | 可変利得増幅回路 | |
| US6693492B2 (en) | Variable gain low-noise amplifier and method | |
| JPH10126215A (ja) | 可変減衰装置 | |
| JP2006513615A (ja) | 一定の入力インピーダンスを有する制御可能なｒｆ広帯域増幅器 | |
| JP3821786B2 (ja) | 高周波増幅器 | |
| JP3280788B2 (ja) | 利得制御増幅回路 | |
| JPH0766644A (ja) | 高周波増幅器 | |
| JP3147597B2 (ja) | モノリシック集積回路 | |
| JP2006005637A (ja) | 可変利得増幅器 | |
| JPH0276407A (ja) | 高周波増幅器のａｇｃ回路 | |
| JP2004274148A (ja) | 振幅制限回路およびこれを用いた増幅回路 | |
| JPH02151109A (ja) | 半導体増幅回路 | |
| KR20060039801A (ko) | 발룬을 갖는 가변이득 증폭기 | |
| CN113556090A (zh) | 线性度优化电路以及包括其的低噪声放大器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060322 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080708 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080715 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080916 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090210 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090413 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091006 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091104 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4405113 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |