WO2005013480A1

WO2005013480A1 - 前置増幅器の利得切り替え回路

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Publication number: WO2005013480A1
Application number: PCT/JP2003/009682
Authority: WO
Inventors: Masamichi Nogami; Masaki Noda; Hitoyuki Tagami; Kuniaki Motoshima
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 2003-07-30
Filing date: 2003-07-30
Publication date: 2005-02-10
Also published as: DE60329633D1; EP1653607A1; CN1820413B; JPWO2005013480A1; EP2161833B1; EP2161833A1; US7598479B2; EP1653607A4; EP1653607B1; CN1820413A; US20060226913A1; JP4593467B2

Abstract

バースト状の光信号を電気信号に変換する受光素子（１）の出力電流を増幅し電圧信号を出力する前置増幅器（２）の帰還抵抗素子（２Ｂ）と並列に、第１の抵抗素子（６）と第１のスイッチング素子（９）による直列回路、および第２の抵抗素子（７）と第２のスイッチング素子（１０）による直列回路をそれぞれ接続し、前置増幅器（２）の変換利得を切り替える利得切り替え回路（３）は、第１の利得切り替え期間内に第１のスイッチング素子（９）を閉路操作するための操作信号を生成し、第２の利得切り替え期間内に第２のスイッチング素子（１０）を閉路操作するための操作信号を生成する。

Description

明細書前置増幅器の利得切り替え回路技術分野

この発明は、光通信システムの光受信装置や、光信号の測定器、モニタなどの光受信部に用いられる前置増幅器に関するものであり、詳細には、この前置増幅器の利得切り替え回路に関するものである。

'冃.

光通信システムとしては、.例えば、 ATM— P ON (As yn c h r o nou s Tr a n s f e r Mo d e— P a s s i v e Op t i c a l Ne two r k) システムが知られている。

この ATM_PONシステムは、 I TU— T勧告 G.983として国際標準化された光通信システムであり、時分割多重方式によって一台の局側装置で複数の加入者装置との通信が行えるポンィト ·マルチポイント伝送が実現できるので、伝送コストの大幅な低減が可能な方式として期待されている。

この ATM— PONシステムでは、上述のように、加入者装置から局側装置への信号は時分割多重されており、加入者装置と局側装置との間は、加入者ごとに異なる距離で接続されるので、局側装置の受信装置では、信号強度変化の大きいバケツト信号の受信を余儀なくされる。

' また、 ATM— P ONシステムの受信装置では、一般的な受信装置と同様に、受信信号の信号強度を必要なレベルまで持ち上げるための前置増幅器と呼ばれる増幅器が受信装置の前段に組み込まれることが多い。

この前置増幅器は、所定のダイナミックレンジを有しているが、上述した AT M— PONシステムのように、微弱信号から大信号までの幅広い強度分布の信号 'を受信するためには、自身の利得を何らかの形で制御する必要がある。そのため、 ATM- P ONシステムを初めとする光通信システムの前置増幅器には、利得切り替え回路を有するものが多い（特許文献 1など）。

特許文献 1

特開 2000— 315923

特許文献 2

特開 2001— 144552

特許文献 3

特開 2000— 252774 例えば、特許文献 1には、入力信号のパワーレベルに応じて、トランスインピ一ダンスアンプに対する帰還利得を瞬時に切り替えるためのバースト光受信回路の開示がなされている。

この光受信回路では、トランスィンピーダンスアンプの出力レベルが基準電圧 V 1以下であるときは、このトランスィンピーダンスアンプ本来の変換利得に設定し、基準電圧 VIを越え基準電圧 V 2以下（V2>V1) であるときは、このトランスインピーダンスアンプの変換利得を下げ、基準電圧 V 2を越えるときには、さらに、このトランスインピーダンスアンプの変換利得を下げるように制御している。

しかしながら、この光受信回路では、トランスインピーダンスアンプの出力振幅が基準電圧を超えると、必ずスイッチング素子をオン動作させる構成になっているので、入力信号波形にリンギングゃ振幅の揺らぎ、信号サグなど各種の波形歪みがあると、必ずしも入力信号の先頭で利得切り替えが行われず、入力信号内のどのビット位置で利得切り替えが行われるかが分からず、閾値の追従が困難であるという問題点があった。

また、これらの波形歪み等によって、誤った変換利得に設定されたり、意図しない変換利得に設定されてしまうといった問題点があった。

したがって、この発明は、入力信号のレベルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することを目的とするものである。発明の開示

この発明にかかる前置増幅器の利得切り替え回路にあっては、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器であって、帰還抵抗素子と並列に、第 1の抵抗素子と第 1のスィツチング素子による直列回路、および第 2の抵抗素子と第 2のスィッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路は、前記前置増幅器の出力を受けて、第 1の変換利得に切り替える第 1の利得切り替え期間と、前記前置増幅器の出力を受けて、第 2の変換利得に切り替える第 2の利得切り替え期間とを外部から入力し、前記第 1の利得切り替え期間内に前記第 1のスィツチング素子を閉路操作するための第 1のスィツチング素子操作信号を生成する第 1の操作手段と、前記第 2の利得切り替え期間内に前記第 2のスィツチング素子を閉路操作するための第 2のスィツチング素子操作信号を生成する第 2の操作手段とを備えたことを特徴とする。

この発明によれば、利得切り替え回路では、帰還抵抗素子と並列に、第 1の抵抗素子と第 1のスィッチング素子による直列回路、および第 2の抵抗素子と第 2 のスイッチング素子による直列回路がそれぞれ接続され、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器の出力を受けて、第 1の変換利得に切り替える第 1の利得切り替え期間と第 2の変換利得に切り替える第 2の利得切り替え期間とが外部から入力され、第 1の操作手段は、第 1の利得切り替え期間内に第 1のスィツチング素子を閉路操作するための第 1のスイッチング素子操作信号を生成し、第 2の操作手段は、第 2の利得切り替え期間内に第 2のスィツチング素子を閉路操作するための第²のスィッチング素子操作信号を生成する。

つぎの発明にかかる前置増幅器の利得切り替え回路にあっては、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器であって、帰還抵抗素子と並列に、第 1の抵抗素子と第 1のスィッチング素子による直列回路、およぴ第 2の抵抗素子と第 2のスィッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路は、前記前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのグート信号を生成するゲート生成回路と、前記利得切り替え期間内に前記第 1のスィツチング素子を閉路操作するための第 1のスィツチング素子操作信号を生成する第 1の操作手段と、前記利得切り替え期間内に前記第 2 のスィツチング素子を閉路操作するための第 2のスィツチング素子操作信号を生成する第 2の操作手段とを備えたことを特徴とする。この発明によれば、利得切り替え回路では、帰還抵抗素子と並列に、第 1の抵抗素子と第 1のスィッチング素子による直列回路、および第 2の抵抗素子と第 2 のスイッチング素子による直列回路がそれぞれ接続され、バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器の出力を受けて、ゲート生成回路は、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成し、第 1の操作手段は、利得切り替え期間内に前記第 1のスィツチング素子を閉路操作する第 1のスィツチング素子操作信号を生成し、第 2の操作手段は、利得切り替え期間内に第 2のスイッチング素子を閉路操作する第 2のスィツチング素子操作信号を生成する。図面の簡単な説明

第 1図は、この発明の実施の形態 1にかかる前置増幅器の利得切り替え回路の構成を示すブロック図であり、第 2図は、第 1図に示す利得切り替え回路 3の動作を説明するためのタイムチャートであり、第 3図は、特許文献 1などに示される前置増幅器の利得切り替え回路の動作不具合を説明するための図であり、第 4 図は、利得切り替え回路の動作不具合を前置増幅器の入出力特性との関係で説明するための図であり、第 5図は、この発明の実施の形態 2にかかる前置増幅器の利得切り替え回路の構成を示すブロック図であり、第 6図は、第 5図に示す利得切り替え回路 3 1の動作を説明するためのタイムチャートであり、第 7図は、この発明の実施の形態 3にかかる前置増幅器の利得切り替え回路の構成を示すプロック図であり、第 8図は、第 7図に示すゲート生成回路 2 3の構成を示すプロック図であり、第 9図は、第 8図に示すゲート生成回路 2 3の動作を説明するためのタイムチャートであり、第 1 0図は、の発明の実施の形態 4にかかるゲート生成回路 3 5の構成を示すブロック図であり、第 1 1図は、第 1 0図に示すゲート生成回路 3 5の動作を説明するためのタイムチャートである。発明を実施するための最良の形態

以下に添付図面を参照して、この発明にかかる前置増幅器の利得切り替え回路の好適な実施の形態を詳細に説明する。

実施の形態 1 .

第 1図は、この発明の実施の形態 1にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。同図において、光信号を電気信号に変換する受光素子 1の出力（電流信号） Aを受ける前置増幅器 2は、演算増幅器 2 aと帰還抵抗素子 2 bとで構成され、入力される電流信号を増幅し電圧信号を出力するトランスインピーダンスアンプ（T I A)である。 T I A 2の帰還抵抗素子 2 bには、抵抗素子 5とダイオード 8による直列回路と、抵抗素子 6とスィッチング素子 9

(以下「S W 9」と称する）による直列回路と、抵抗素子 7とスイッチング素子 1 0 (以下「S W 1 0」と称する）による直列回路とがそれぞれ並列接続されてレヽる。

なお、抵抗素子 5とダイオード 8による直列回路は設けられない場合もある。抵抗素子 5とダイオード 8による直列回路を考慮すると、 S W 9、 1 0がオフ動作状態にあるときの T I A 2の変換利得は、帰還抵抗素子 2 bの値で決まる利得、または、帰還抵抗素子 2 bと抵抗素子 5の並列抵抗値で決まる利得のいずれかとなる。ここでは、説明を容易にするため、抵抗素子 5とダイオード 8による直列回路は無視し、帰還抵抗素子 2 bの値で決まる利得が T I A 2本来の変換利得であるとする。

この実施の形態による利得切り替え回路 3は、レベル検出回路 15、 16と、判定回路 1 7、 18と、レベル保持回路 19、 20とを備え、第 1のゲート信号である GATE 1および第 2のゲート信号である GATE 2の 2つのゲート信号によって利得切り替え期間を制限することで、バースト状のバケツト信号の特定のビット位置で利得切り替えを実施し、その後に、異なる利得切り替え原因が発生した場合に、一つ前の利得切り替え動作が行われた否かを判断して他の特定のビット位置で利得切り替えを実施するようにしている。つまり、利得切り替えに際し、単独の切り替え動作を行うのではなく、必ず一つ前の利得切り替え動作が行われたことを条件に他の特定のビット位置で利得切り替えを実施するようにしている。また、このような利得切り替えによって、それぞれのパケット信号のレベルに応じた適切な変換利得に切り替えるようにしている。

第 1図において、 T I A2の出力（電圧信号） Bは、レベル検出回路 15、 1 6の一方の入力端に入力されている。レベル検出回路 15の他方の入力端には、第 1の識別レベルである識別レベル VIが入力されている。レベル検出回路 16 の他方の入力端には、第 2の識別レベルである識別レベル V 2が入力されている。レベル検出回路 15の出力 Fは、判定回路 17の一方の入力端に入力されている。判定回路 17の他方の入力端には、第 1のゲート信号（GATE 1) の出力信号である Gが入力されている。同様に、レベル検出回路 16の出力 Hは、判定回路 18の第 1の入力端に入力される。判定回路 18の第 2の入力端には、第 2 のゲート信号（GATE 2) の出力信号である Iが入力され、第 3の入力端には、判定回路 17の出力が入力されるレベル保持回路 19の出力 Dが入力される。また、判定回路 18の出力は、レベル保持回路 20に入力される。そして、レベル保持回路 19の出力 Dは、 SW9の制御信号となり、レベル保持回路 20の出力 Eは、 S W 10の制御信号となる。一方、レベル保持回路 19、 20には、外部からのリセット信号（RESET ) Cがそれぞれ入力される。リセット信号（RESET) Cは、パケット信号の入力に先立って入力されるので、レベル保持回路 19、 20は、各パケット信号の先頭で初期化される。したがって、 SW9、 10は、各パケット信号の先頭では、オフ状態になっている。

第 2図は、第 1図に示す利得切り替え回路 3の動作を説明するためのタイムチヤートである。同図は、バースト状の各パケット信号（第 1、第 2、第 3バケツト）のビットパターンが "1010 · · · " である場合に、第 1の利得切り替え期間（GATE 1信号の出力期間）で利得切り替えを実施し、その後、第 2の禾 IJ 得切り替え期間（GATE 2信号の出力期間）で利得切り替え原因が発生した場合に、単独の切り替え動作を行うのではなく、必ず第 1の利得切り替え期間で利得切り替え動作が行われたことを条件に第 2の利得切り替え期間での利得切り替えを実施する場合の一例を示している。

つぎに、第 1図および第 2図を参照し、第 1図に示す利得切り替え回路の動作について説明する。第 2図において、同図（A) は、受光素子 1の出力電流波形、つまり T I A2への入力電流波形を示したものであり、第 1パケット、第 2パケット、第 3パケットの順序で振幅が増加する。なお、第 1パケット、第 2バケツト、第 3バケツトは、それぞれ、 "1010 · · · " のビットパターンを持つデータ信号であり、各パケット信号には、各 "1" ビットの立ち上がり部分に大きなリンギングなどの波形歪みを有している。

第 2図（B) は、同図（A) の各パケット信号が入力されたときの T I A 2の出力電圧（Vo u t) Bの波形を示す図であり、また、これらの波形上に識別レベル（Vl、 V2) を示している。第 1パケットに対する T I A2の出力電圧 ( Vo u t) Bは、識別レベル VI以下のレベルである。第 2パケットに対する T I A 2の出力電圧 (Vo u t) Bは、識別レベル V 1ぎりぎりのレベルである。第 3パケットに対する T I A 2の出力電圧 (Vo u t) Bは、識別レベル V 2を超えるレベルにある。なお、識別レべノレ V 1と V2とは、必ずしも VIく V2の関係にあるとは限らない。というのは、後述する説明から明らかとなるが、識別レベル V 2での比較は、 T IA2の出力電圧 (Vo u t) Bと識別レべノレ VIとの比較によって、 SW9がオンとなって利得が低下し、この利得の低下によって振幅が小さくなったバケツト信号に対して行われるからである。識別レベル V 1 との比較で SW9がオンになり、このとき下げられた利得の低下分を k (k > 1 ) とすれば、 V2は、 VIに対して、 V 1く k V2の関係にあればよい。

第 2図（C) は、リセット信号（RESET) Cの波形である。同図（C) に示すように、リセット信号（RESET) Cは、第 1、第 2、第 3パケットそれぞれの先頭で入力される。この入力によって、レベル保持回路 19、 20は、各パケット信号の先頭では初期化された状態になる。また、 SW9、 10は、各パケット信号の先頭では、オフ状態になっている。つまり、 T I A2は、各バケツト信号の先頭では、帰還抵抗素子 2 bによって決定される T I A 2本来の変換利得になっている。

第 2図（G) は、第 1のゲート信号（GATE 1) Gを示す波形図である。同図（G) に示す例では、各パケット信号の先頭（第 1ビット以前）から第 4ビットにかけて "1" レベルの信号が出力されており、この "1" レベルの期間内に利得切り替えを行う力否かの判定が行われることになる。なお、第 1のゲート信号の出力期間は、この例に限られるものではなく、後述する第 2のゲート信号との兼ね合い（少なくとも出力期間が重なり合わないように設定される）で決められる。

第 2図（I) は、第 2のゲート信号（GATE 2) Iを示す波形図である。同図 (I) に示す例では、各パケット信号の第 5ビットから第 8ビットにかけて出力が "1" レベルの信号が出力されており、第 1のゲート信号と同様に、この " 1 " レベルの期間内に利得切り替えを行う力否かの判定が行われる。

第 2図（F) は、レベル検出回路 15の動作を示す波形図である。同図（B) に示す例では、第 1パケットでは、識別レベル V 1以下であるので、レベル検出回路 15の出力 Fは、 "0" レベルである。一方、第 2パケットでは、識別レべル V 1ぎりぎりの波形振幅であるため、第 1ビットではパルスが発生せず、第 3 ビットで識別レべ A^V 1を超える期間のパルスが発生する。他方、第 3パケットでは、識別レベル V Iを超える信号であり、第 1ビットからパルスが発生する。このとき、第 3ビット以降のパケット信号に対しては、利得が下げられた新たな変換利得が適用され、パケット信号の振幅が低下する。この振幅が低下したパケット信号に対して、同様に識別レベル V Iとの比較が行われるが、このときも、識別レベル V 1を超えているので、識別レベル V 1を超える期間のパルスが同図 ( F ) に示されるように出力される。

第 2図（Η) は、レベル検出回路 1 6の動作を示す波形図である。同図（Β ) に示す例では、第 1、第 2パケットでは、識別レベル V 2以下であるので、レべル検出回路 1 6の出力 Ηは、 " 0 " レベルである。一方、第 3パケットでは、識別レベル V 2を超える信号であり、第 1ビットからパルスが発生する。さらに、新たな変換利得によって振幅が低下したバケツト信号に対して、識別レベル V I のときと同様に識別レベル V 2との比較が行われるが、このときの信号状態は、識別レべ ^ν 2ぎりぎりの波形振幅であるため、第 3ビット、第 5ビットではパルスが発生せず、第 7ビットで初めて識別レベル V 2を超えるものと判定し、識別レベル V 2を超える期間のパルスが発生している。

第 2図（D) は、判定回路 1 7およびレベル保持回路 1 9の動作を示す波形図である。第 1パケットは、識別レベル V I以下であるので、レベル検出回路 1 5 から判定回路 1 7への出力はない。また、第 1パケットに対し、 Τ Ι Α 2は、本来の変換利得で増幅動作を行つている。

これに対し、第 2バケツトでは、判定回路 1 7には検出パルス信号 Fが入力される。判定回路 1 7では、検出パルス信号 Fが第 1ゲート信号 Gの時間幅内に入力された場合にのみ、 S W制御信号をレベル保持回路 1 9に出力する。レベル保持回路 1 9は、入力された S W制御信号を S W操作信号 Dとして S W 9に与えるとともに、リセット信号（R E S E T) Cが入力されるまでの間保持し、 S W 9 をオンさせ続ける。 T I A 2では、第 2パケットに対しては、第 3ビットから、本来の変換利得から、帰還抵抗素子 2 bおよぴ抵抗素子 6の並列抵抗値で決まる新たな変換利得への切り替えが行われる。第 3パケットでは、第 1ビットが識別レベル VIを超え、さらに、第 1ゲート信号 Gの時間幅内にあるので、第 2パケットのときと同様に、判定回路 17およびレベル保持回路 20が動作し、 SW9 をオンさせ続ける。

第 2図（E) は、判定回路 18およびレベル保持回路 20の動作を示す波形図である。判定回路 18は、検出パルス信号 Hが第 2ゲート信号 Iの時間幅内に入力され、かつ、レベル保持回路 19の SW操作信号 Dが出力されている場合にのみ、 SW制御信号をレベル保持回路 20に出力する。レベル保持回路 20は、入力された S W制御信号を S W操作信号 Eとして SW10に与えるとともに、リセット信号（RESET) Cが入力されるまでの間、出力を保持する。このとき、 T I A2では、第 3パケットから、帰還抵抗素子 2 b、抵抗素子 6および抵抗素子 7の並列抵抗値で決まる新たな変換利得への切り替えが行われ、 S W 10をォンさせ続ける。

つぎに、前置増幅器の利得切り替え回路に関する問題点について説明する。第 3図は、例えば、特許文献 1などに示される前置増幅器の利得切り替え回路の動作不具合を説明するための図であり、第 4図は、第 3図に示す前置増幅器の入出力特性を示す図である。

従来の前置増幅器の利得切り替え回路では、例えば 2つの識別レベルがあるとき、これらの識別レベル VI、 V2力 VIく V 2の関係に設定され、識別レべル V 1を超える場合に第 1図の SW9に相当するスィツチング素子をオンさせ、識別レべノレ V 2を超える場合に、さらに、第 1図の SW10に相当するスィッチング素子をオンさせるように制御することが一般的に行われていた。すなわち、識別レベル V 1を超えた場合に本来の利得から第 1の変換利得に利得を下げ、識別レベル V 2を超えた場合に、さらに第 1の変換利得よりも小さな第 2の変換利得に利得を下げていた。

第 3図において、同図（a' ) は、第 2図に示す第 3パケットと同等の信号である。また、同図（b ' ) において、点線 6 3に示す波形が目的の信号波形であり、実線 6 4に示す波形が誤動作を引き起こした信号波形である。いま、この第 3パケットの信号波形は、識別レベル V 1を超え識別レベル V 2を超えないレべルにある信号だとすれば、従来の前置増幅器でも正常な動作が行われる。

しかしながら、同図（a ' ) に示すような大きな信号サグ T dのある波形では、パルスの立ち上がりビット位置で識別レベル V 2を超えるので、本来の利得から第 1の変換利得を通り越し、より小さな第 2の変換利得に利得を下げてしまうような誤動作が生じることがあった。

第 4図は、利得切り替え回路の動作不具合を前置増幅器の入出力特性との関係で説明するための図である。同図において、特性 7 1は、前置増幅器がで動作する場合の入出力特性である。次いで、特性 7 2は、前置増幅器が第 1の変換利得で動作する場合の入出力特性である。同様に、特性 7 3は、前置増幅器が第 2の変換利得で動作する場合の入出力特性である。また、利得切替点 Aは、出力信号が識別レベル V 1を超える場合に、本来の利得から第 1の変換利得に利得の切り替えが行われる点であり、利得切替点 Bは、出力信号が識別レベル V 2を超える場合に、第 1の変換利得から第 2の変換利得に利得の切り替えが行われる点である。

したがって、第 3図（a ' ) に示すパルスの立ち上がりビット位置で識別レべル V 2を超えてしまうような大きな信号サグのある波形では、本来利得切り替え点 Aからスタートする特性 7 2にしたがって制御されるはずのものが、利得切り替え点 B ' からスタートする特性 7 4にしたがって制御されることが起こる。そのため、出力振幅が目的の振幅よりも小さくなつてしまい、意図しない変換利得に設定されてしまうことになる。

し力しながら、この実施の形態の T I A 2の利得切り替え回路 3によれば、第 2図（A) の第 3パケットのような識別レベル V 2を超える信号が入力された場合であっても、第 1、第 2のゲート信号の 2つのゲート信号によって利得切り替え期間を制限しているので、上述した従来技術に見られるような誤動作を引き起こすことがない。また、第 2図（A) の第 2パケットのような識別レベル V Iぎりぎりの信号が入力された場合でも、第 1のグート信号に幅を持たせているので、先頭の 8ビットで確実な利得切り替えを行うことができる。

以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、前置増幅器の出力を受けて、第 1の変換利得に切り替える第 1の利得切り替え期間と第 2の変換利得に切り替える第 2の利得切り替え期間とが外部から入力され、第 1の操作手段が、第 1の利得切り替え期間内に第 1のスイッチング素子を閉路操作するための第 1のスィツチング素子操作信号を生成し、第 2の操作手段が、第 2の利得切り替え期間内に第 2のスィツチング素子を閉路操作するための第 2のスイッチング素子操作信号を生成するようにしているので、先頭ビット力ら所定数のビットまでの間で確実な利得切り替えを行うことができ、入力信号のレベルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切換回路によれば、第 1の利得切り替え期間内に第 1の操作手段にて第 1のスィツチング素子が閉路操作された後、第 2の利得切り替え期間内に第 2の操作手段にて第 2のスィツチング素子が閉路操作可能となるように制御しているので、利得の切り替え誤りのない制御を実現することができる。

なお、ここでいうところの、第 1の操作手段は、判定回路 1 7およびレベル保持回路 1 9にて実現され、第 2の操作手段は、判定回路 1 8およびレベル保持回路 2 0にて実現される。

また、この実施の形態では、第 1のゲート信号の出力期間をパケット信号の第 1ビットから第 4ビットとし、第 2のゲート信号の出力期間をパケット信号の第 5ビットカら第 8ビットまでとしているが、これに限られるものではない。例えば、第 1の変換利得への設定を確実なものとしたい場合には、第 1のゲート信号の出力期間を長くすることもできる。また、利得切り替えを迅速に行いたい場合には、第 1および第 2のゲート信号の全体の出力期間を短くすることもできる。実施の形態 2.

第 5図は、この発明の実施の形態 2にかかる前置増幅器の利得切り替え回路の構成を示すブロック図である。同図に示す実施の形態 2の利得切換回路 31は、図 1の利得切換回路 3におレ、て、レベル保持回路 19の出力を 1ビット以上遅延させる遅延回路 21が備えられ、また、識別レベル V 2を超えるか否かの判定を処理を判定回路 18、 20の 2段階に分けて行うようにしている。その他の構成については、図 1に示す実施の形態 1の利得切換回路 3の構成と同一または同等であり、これらの各部には同一符号を付して示している。なお、実施の形態 1では、第 1のゲート信号と第 2のゲート信号の 2つのゲート信号を用いて識別レべル VI、 V 2のそれぞれを識別していたが、この実施の形態では、 1つのゲート信号を用いて識別している点も相違する。

つぎに、第 5図および第 6図を参照し、第 5図に示す利得切り替え回路の動作について説明する。なお、第 6図は、第 5図に示す利得切り替え回路 31の動作を説明するためのタイムチャートである。第 6図において、同図（A) は、 T I A 2への入力電流波形であり、第 2図に示した第 3パケットと同一の信号列を示している。

第 6図（B) は、同図（A) の第 3パケット信号が入力されたときの T I A2 の出力電圧 (Vo u t) Bの波形であり、これらの波形上に識別レベル (VI, V2) を示している。また、第 3パケットに対する T I A2の出力電圧 (V o u t) Bは、識別レベル V 2を超えるレベルにある。なお、識別レべノレ VIと V2 の関係については、実施の形態 1と同様であり、 k > 1を満たす kに対して V 1 く k V 2の関係にあればよい。

第 6図（C) は、リセット信号（RESET) Cの波形である。同図（C) に示すように、リセット信号（RESET) Cは、第 3パケットの先頭で入力される。この入力によって、レベル保持回路 19、 20は、第 3パケット信号の先頭では初期化された状態であり、 SW9、 10も、第 3パケット信号の先頭ではォフ状態である。したがって、 T I A 2は、第 3パケット信号の先頭では、帰還抵抗素子 2 bによって決定される T I A 2本来の変換利得になっている。

第 6図（G) は、ゲート信号（GAT E) Gを示す波形図である。同図（G) に示す例では、各パケット信号の先頭ビット（第 1ビット以前）から第 8ビットにかけて " 1 " レベルの信号が出力されており、この " 1 " レベルの期間内に利得切り替えを行う力否かの判定が行われることになる。なお、実施の形態 1では、第 1ビットから第 8ビットまでの間を、第 1ビット第 4ビットまでの第 1のゲート信号の出力期間と、第 5ビットから第 8ビットまでの第 2のゲート信号の出力期間との、 2つのゲート信号の出力期間に分けていたが、この実施の形態では、第 1ビットから第 8ビットまでの間を 1つのゲート信号の出力期間としている。第 6図（F ) は、レベル検出回路 1 5の動作を示す波形図である。同図（B ) に示す第 3パケットは、識別レべノレ V 1を超える信号であり、第 1ビットからパルスが発生する。このとき、第 3ビット以降のバケツ 1、信号に対しては、利得が下げられた新たな変換利得が適用され、パケット信号の振幅が低下している。この振幅が低下したバケツト信号に対しても同様に識別レべノレ V 1との比較が行われ、識別レベル V 1を超えている間は、常に、パルスを出力し続けるように動作する。 .

第 6図（H) は、レベル検出回路 1 6の動作を示す波形図である。同図（B ) に示す第 3パケットは、識別レベル V 1を超える信号であり、また、識別レベル V 2をも超える信号であるため第 1ビットからパルスが発生する。また、新たな変換利得によって振幅が低下したバケツト信号に対して、今度は識別レベル V 2 との比較が行われるが、このときの信号状態は、識別レベル V 2ぎりぎりの波形振幅であるため、第 3ビット、第 5ビットではパルスが発生せず、第 7ビットで初めて識別レベル V 2を超える期間のパルスが発生している。

第 6図（D) は、判定回路 1 7およびレベル保持回路 1 9の動作を示す波形図である。第 3パケットは、識別レベル V 1以上の信号であるため、判定回路 1 7 には検出パルス信号 Fが入力される。判定回路 1 7では、検出パルス信号 Fがゲ一ト信号 Gの時間幅内に入力された場合にのみ、 S W制御信号をレベル保持回路 19に出力する。レベル保持回路 19は、入力された SW制御信号を SW操作信号 Dとして SW9に与えるとともに、つぎのリセット信号（RESET) C (図示省略）が入力されるまでの間保持し、 SW9をオンさせ続ける。 T I A2では、この第 3パケットに対しては、第 3ビットから、本来の変換利得から、帰還抵抗素子 2 bおよび抵抗素子 6の並列抵抗値で決まる新たな変換利得への切り替えが行われる。

第 6図（J) は、遅延回路 21の動作を示す波形図である。遅延回路 21は、レベル保持回路 19の S W操作信号 Dの出力を 1ビット以上遅延させた信号を出力し、つぎのリセット信号（RESET) C (図示省略）が入力されるまでの間保持する。この遅延信号は、判定回路 18の一方の入力端に入力される。

第 6図（K) は、レベル検出回路 16からの出力 Hと遅延回路 21からの出力 Jとが入力された判定回路 18の出力である。判定回路 18は、 SW操作信号 D が出力され、かつ、識別レベル V 2による検出パルスが発生したときに出力パルスを生成するようにしている。ただし、この第 3パケット信号の第 1ビットのように、識別レベル V 2による検出パルスと識別レベル V 1による検出パルスの両者が同時に発生するときには、出力パルスが発生しないようにして利得の切り替え誤りがないようにしている。判定回路 18に 1ビット以上遅延させた信号を入力しているのも、この切り替え誤りを生起させないためである。

第 6図（ E ) は、判定回路 22およびレベル保持回路 20の動作を示す波形図である。判定回路 22は、検出パルス信号 Kがゲート信号 Gの時間幅内に入力されているときに SW制御信号をレベル保持回路 20に出力する。レベル保持回路 20は、入力された SW制御信号を SW操作信号 Eとして S W 10に与えるとともに、リセット信号（RESET) Cが入力されるまでの間、出力を保持する。このとき、 T IA2では、この第 3パケットに対しては、第 9ビットから、帰還抵抗素子 2 b、抵抗素子 6およぴ抵抗素子 7の並列抵抗値で決まる新たな変換利得への切り替えが行われ、 SW10を才ンさせ続ける。以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、第 1の操作手段は、前置増幅器の出力レベルが第 1の識別レベルを超える場合において、第 1の識別レベルを超えるときのタイミングが第 1の利得切り替え期間内であるときに第 1のスィツチング素子操作信号を出力し、第 2の操作手段は、前置増幅器の出力レベルが第 2の識別レベルを超える場合において、第 1のスイッチング素子操作信号が出力され、力つ、第 2の識別レベルを超えるときのタイミングが第 2の利得切り替え期間内であるときに第 2のスィツチング素子操作信号を出力するようにしているので、先頭ビットから所定数のビットまでの間で確実な利得切り替えを行うことができ、入力信号のレベルに応じた適切な変換利得に切り替えることができ、利得の切り替え誤りのない制御を実現する前置増幅器の利得切り替え回路を提供することができる。実施の形態 3 .

第 7図は、この発明の実施の形態 3にかかる前置増幅器の利得切り替え回路の構成を示すプロック図である。同図に示す実施の形態 3の利得切換回路 3 2は、図 5の利得切換回路 3 1において、ゲート信号（G AT E) Gを生成するためのゲート生成回路 2 3の構成を追加したものである。なお、その他の構成については、図 5に示す実施の形態 2の利得切換回路 3 1の構成と同一または同等であり、これらの各部には同一符号を付して示している。また、第 8図は、第 7図に示すゲート生成回路 2 3の構成を示すブロック図である。同図に示すゲート生成回路 2 3は、レべノレ検出回路 2 4と、カウンター回路 2 5とを備えている。

つぎに、第 7図〜 9図を参照し、第 8図に示すゲート生成回路 2 3の動作について説明する。なお、第 9図は、第 8図に示すゲート生成回路 2 3の動作を説明するためのタイムチャートである。第 9図において、同図（A) は、 T I A 2への入力電流波形であり、第 2図に示した第 1〜第 3バケツトと同一の信号列を示している。

第 9図（B ) は、同図（A) の各パケット信号が入力されたときの T I A 2の出力電圧（Vo u t) Bの波形であり、また、これらの波形上に識別レべノレ (V 10、 ¥1ぉょぴ 2) を示している。第 1パケットに対する T I A2の出力電圧（Vo u t) Bは、識別レベル VI 0以下のレベルである。第 2バケツトに対する T I A2の出力電圧 (Vo u t) Bは、識別レベル VI超え、識別レベル V 2ぎりぎりのレベルである。第 3パケットに対する T I A 2の出力電圧 (Vo u t) Bは、識別レベル V 2を超えるレベルにある。

第 9図（C) は、リセット信号（RESET) Cの波形である。同図（C) に示すように、リセット信号（RESET) Cは、第 1、第 2、第 3パケットそれぞれの先頭で入力される。この入力によって、カウンター回路 25は、各パケット信号の先頭では初期化された状態になる。

第 9図（L) は、レベル検出回路 24の動作を示す波形図である。同図（B) に示す例では、第 1パケットでは、識別レベル VI 0以下なので、出力パルスを発生しない。一方、第 2パケットでは、識別レベル V 10を超えるレベルなので、第 1ビットから識別レベル VI 0を超える期間のパルスが発生している。この第 2パケットは、識別レベル VIを超えるレベルなので、第 7図の利得切り替え回路 32の SW操作信号 Dが出力されて SW9はオンの状態となる。し力し、この第 2パケットは、識別レベル V 2ぎりぎりのレベルなので、 S W操作信号 Eは出力されず SW10はオフのままの状態なので、リセット信号（RESET) Cが入力されるまでの間出力パルスが生成される。他方、第 3パケットでは、識別レベル V 2を超える信号であり、第 1ビットからパルスが発生する。しかし、第 5 ビットの出力以降の時点では、第 7図の利得切り替え回路 32の S W操作信号 D が出力されて SW9はオンの状態となり、かつ、 SW操作信号 Eも出力されて S W10もオンの状態なので、新たな変換利得によって利得が下げられたバケツト信号の振幅は、識別レベル VI 0以下に低下している。したがって、第 6ビット以降では出力パルスは生成されない。

第 9図（L) と同図（G) との間に示す波形は、カウンター回路 25の内部（カウンター内部）で生成されるクロックの波形であり、また、同図（G) に示す波形は、カウンター回路 2 5の出力であるゲート信号（G AT E) Gを示す波形である。カウンター回路 2 5は、リセット信号（R E S E T) Cの入力によってカウンターを起動し、予め設定された所定のクロック数（この例では、 5クロック）分のゲート信号を生成する。この生成されたゲート信号 Gが第 7図の判定回路 1 7、 2 2に入力され、実施の形態 2で説明した動作にしたがって、利得切り替えが行われる。

なお、ゲート生成回路は、利得切り替えを行う識別レベル V I、 V 2において、確実な利得切り替えが行われなければならないが、実施の形態 2の条件を満たす V I、 V 2に対し、さらに V I 0く V I、かつ、 V 1 0 < V 2の関係を満たすように構成することにより実現できる。

以上説明したように、この実施の形態の前置増幅器の利得切り替え回路によれば、前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成するようにしているので、先頭ビットから所定数のビットまでの間で確実な利得切り替えを行うことができるので、入力信号のレべルに応じた適切な変換利得に切り替えることができる前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切り替え回路によれば、利得切り替え期間内に第 1のスィツチング素子が閉路操作された後、第 2のスィツチング素子が閉路操作可能となるような制御を行っているので、利得の切り替え誤りのない制御を実現した前置増幅器の利得切り替え回路を提供することができる。

また、この実施の形態の前置増幅器の利得切り替え回路によれば、カウンター回路が生成するクロック信号を用いて所定のク口ック数分の時間幅を有したゲート信号を生成するようにしているので、利得の切り替え誤りのない制御を実現した前置増幅器の利得切り替え回路を提供することができる。実施の形態 4 .

第 1 0図は、この発明の実施の形態 4にかかるゲート生成回路 3 5の構成を示すブロック図である。同図に示す実施の形態 4のゲート生成回路 35は、第 8図に示すグート生成回路 23に対する他の構成例を示すものである。ゲート生成回路 35は、レベル検出回路 24、 25と、第 1の変化点検出回路である変化点検出回路 28と、第 2の変化点検出回路である変化点検出回路 29と、論理積 (A ND) 回路 26とを備えている。

第 10図において、 T IA2の出力（電圧信号） Bは、レベル検出回路 24、 25の一方の入力端に入力されている。レベル検出回路 24の他方の入力端には、第 1の識別レベルである識別レベル V 10が入力されている。また'、レベル検出回路 25の他方の入力端には、第 2の識別レベルである識別レベル V 1 1が入力されている。

レべノレ検出回路 24の出力 Lは、変化点検出回路 28に入力されている。また、レベル検出回路 25の出力 Mは、変化点検出回路 29に入力されている。変化点検出回路 28、 29の各出力は、 AND回路 26にそれぞれ入力される。 AND 回路 26は、ゲート信号（GATE) を出力する。

第 1 1図は、第 10図に示すゲート生成回路 35の動作を説明するためのタイムチャートである。第 1 1図において、同図（A) は、 T IA2への入力電流波形であり、第 1 1図に示した第 1〜第 3パケットと同一の信号列を示している。第 1 1図（B) は、同図（A) の各パケット信号が入力されたときの T IA2の出力電圧 (Vo u t) Bの波形であり、また、これらの波形上に識別レベル (V 10、 VI I、 V 1および V 2) を示している。

第 1 1図（C) は、リセット信号（RESET) Cの波形である。同図（C) に示すように、リセット信号（RESET) Cは、第 1、第 2、第 3パケットそれぞれの先頭で入力される。この入力によって、変化点検出回路 28、 29は、各パケット信号の先頭では初期化された状態になる。

第 1 1図（L) は、レベル検出回路 24の動作を示す波形図である。同図（B ) に示す例では、第 1パケットでは、識別レベル V 10を超えているので、その超えている期間分の出力パルスが生成される。第 2バケツトでも同様なパルスが生成される。一方、第 3パケットは、識別レベ^/ V 2を常時超える信号であり、この第 3バケツトの第 1ビットカら第 6ビットまでの間、図示するような時間幅の広いパ^/スが生成される。他方、第 7ビット以降では、第 7図の利得切り替え回路 3 2の S W操作信号 Dが出力されて S W 9はオンの状態となり、かつ、 S W 操作信号 Eも出力されて SW 1 0もオンの状態となるので、利得が下げられた新たな変換利得によってパケット信号の振幅が低下する。したがって、第 1ビットから第 6ビットま出とは異なり、識別レベル V I 0を超えている期間分の出力パルスが生成される。

第 1 1図（M) は、レベル検出回路 2 5の動作を示す波形図である。第 1パケットでは、識別レベル V 1 1を超えていないので、出力パルスは生成されない。一方、第 2パケットでは、識別レベル V I 1を超えているので、その超えている期間分の出力パルスが生成される。他方、第 3パケットでは、識別レベル V I 1 を超える信号ではあるものの、識別レベル V I 0と比較した同図（L ) の波形とは異なり、識別レベル V I 1を超えている期間分の出力パルスが生成される。なお、第 6ビット以降では、同図（L) とは異なり、出力パルスは生成されていない。

第 1 1図（O) は、変化点検出回路 2 8の動作を示す波形図である。変化点検出回路 2 8は、レベル検出回路 2 4が生成した出力パルスの立ち上がり、立下りをカウントし、最初のパルス（1カウント目）を基点とし、予め設定された所定のカウント数（この例では、 6カウント）の変化点長（以下「所定カウント変化点長」と称する）のゲート信号（以下「第 1の基本ゲート信号」と称する）を生成する。なお、このゲート信号は、リセット信号（R E S E T) Cが入力されるまでの間保持される。

第 1 1図（P ) は、変化点検出回路 2 9の動作を示す波形図である。変化点検出回路 2 9の動作は、変化点検出回路 2 8の動作と同様であり、同図（P ) に示すような時間幅（所定カウント変化点長の時間幅）のゲート信号（以下「第 2の基本ゲート信号」と称する）が生成される。また、このゲート信号も、リセット信号（RESET) Cが入力されるまでの間保持される。

第 1 1図（G) は、 AND回路 26の動作を示す波形図である。 AND回路 2 6は、第 1の基本ゲート信号と第 2の基本ゲート信号との論理積をとり、ゲート信号を生成する。このゲート信号が第 7図の判定回路 17、 22に入力され、実施の形態 2で説明した動作にしたがって、利得切り替えが行われる。

なお、ゲート生成回路は、利得切り替えを行う識別レベル V 1、 V 2において、確実な利得切り替えが行われなければならないが、実施の形態 2の条件を満たす VI、 V2に対し、さらに VI 0<V1 1<V1、力つ、 VI 0<V1 KV2 の関係を満たすように構成することにより実現できる。

また、この実施の形態の前置増幅器の利得切り替え回路によれば、第 1の変化点検出回路が生成する所定力ゥント変化点長の時間幅を有した第 1の基本ゲート信号と、第 2の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第 2の基本ゲート信号との論理積信号を生成し、この論理積信号をゲート信号として用いているので、利得の切り替え誤りのない制御を実現した前置増幅器の利得切り替え回路を提供することができる。産業上の利用可能性

以上のように、本発明にかかる前置増幅器増幅器の利得切り替え回路は、光通信システムの光受信装置や、光信号の測定器、モニタなどの光受信部に用いられる前置増幅器に適している。

Claims

請求の範囲

1 . バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器であって、帰還抵抗素子と並列に、第 1の抵抗素子と第 1のスイッチング素子による直列回路、および第 2の抵抗素子と第 2のスイツチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路は、

前記前置増幅器の出力を受けて、第 1の変換利得に切り替える第 1の利得切り替え期間と、

前記前置増幅器の出力を受けて、第 2の変換利得に切り替える第 2の利得切り替え期間と、

を外部から入力し、

前記第 1の利得切り替え期間内に前記第 1のスィツチング素子を閉路操作するための第 1のスィツチング素子操作信号を生成する第 1の操作手段と、

前記第 2の利得切り替え期間内に前記第 2のスィツチング素子を閉路操作するための第 2のスィツチング素子操作信号を生成する第 2の操作手段と、

を備えたことを特徴とする前置増幅器の利得切り替え回路。

2 . 前記第 1の利得切り替え期間と前記第 2の利得切り替え期間とが異なることを特徴とする請求の範囲第 1項に記載の前置増幅器の利得切り替え回路。

3 . 前記第 1の利得切り替え期間内に前記第 1の操作手段にて前記第 1のスイツチング素子が閉路操作された後、前記第 2の利得切.り替え期間内に前記第 2の操作手段にて前記第 2のスィツチング素子が閉路操作可能となることを特徴とする請求の範囲第 1項に記載の前置増幅器の利得切り替え回路。

4 . 前記第 1の操作手段は、前記前置増幅器の出力レベルが第 1の識別レベルを超える場合において、該第 1の識別レベルを超えるときのタイミングが前記第 1の利得切り替え期間内であるときに前記第 1のスィツチング素子操作信号を出力し、

前記第 2の操作手段は、

前記前置増幅器の出力レベルが第 2の識別レベルを超える場合において、前記第 1のスイッチング素子操作信号が出力され、力つ、該第 2の識別レベルを超えるときのタイミングが前記第 2の利得切り替え期間内であるときに前記第 2のスィツチング素子操作信号を出力することを特徴とする請求の範囲第 1項に記載の前置増幅器の利得切り替え回路。

5 . 前記第 1、第 2の識別レベルをそれぞれ V 1、 V 2とし、該第 1の識別レべルによって前記第 1のスイッチング素子が閉路操作された際に下げられた前記前置増幅器の利得の低下分を k ( k > 1 ) とするとき、 V Iく k V 2であることを特徴とする請求の範囲第 4項に記載の前置増幅器の利得切り替え回路。

6 . バースト状の光信号を電気信号に変換する受光素子の出力電流を増幅し電圧信号を出力する前置増幅器であって、帰還抵抗素子と並列に、第 1の抵抗素子と第 1のスィツチング素子による直列回路、および第 2の抵抗素子と第 2のスィッチング素子による直列回路がそれぞれ接続される前置増幅器の変換利得を切り替える利得切り替え回路は、

前記前置増幅器の出力を受けて、利得切り替え期間内に所定の変換利得に切り替えるためのゲート信号を生成するゲート生成回路と、

前記利得切り替え期間内に前記第 1のスイッチング素子を閉路操作するための第 1のスィツチング素子操作信号を生成する第 1の操作手段と、

前記利得切り替え期間内に前記第 2のスィツチング素子を閉路操作するための第 2のスィツチング素子操作信号を生成する第 2の操作手段と、

を備えたことを特徴とする前置増幅器の利得切り替え回路。 '

7. 前記利得切り替え期間内に前記第 1の操作手段にて前記第 1

素子が閉路操作された後、前記第 2の操作手段にて前記第 2のスィツチング素子が閉路操作可能となることを特徴とする請求の範囲第 6項に記載の前置増幅器の利得切り替え回路。

8. 前記第 1のスイッチング素子操作信号が、前記第 1の識別レべノレ（VI) を用いて生成され、前記第 2のスイッチング素子操作信号が、前記第 2の識別レべル（V2) を用いて生成されるとき、

前記ゲート生成回路は、

VI 0く VI、かつ、 VI 0く V2を満たす第 3の識別レベル（VI 0) に S づいて前記ゲート信号を生成することを特徴とする請求の範囲第 7項に記載の前置増幅器の利得切り替え回路。

9. 前記ゲート生成回路は、

クロック信号を生成するカウンター回路をさらに備え、

前記力ゥンター回路が生成するク口ック信号を用いて所定のク口ック数分の時間幅を有したゲート信号を生成することを特徴とする請求の範囲第 8項に記載の前置増幅器の利得切り替え回路。

10. 前記第 1のスィツチング素子操作信号が、前記第 1の識別レベル（VI) を用いて生成され、前記第 2のスイッチング素子操作信号が、前記第 2の識別レベル (V2) を用いて生成されるとき、

前記ゲート生成回路は、

VI 0く VI 1く VI、かつ、 VI 0く VI 1く V 2を満たす第 3の識別レべル（VI 0) および第 4の識別レベル (VI I) に基づいて前記ゲート信号を生成することを特徴とする請求の範囲第 7項に記載の前置増幅器の利得切り替え回路。

1 1 . 前記ゲート生成回路は、

前記第 3の識別レベルにて検出される信号の変化点を検出する第 1の変化点検出回路と、

前記第 4の識別レベルにて検出される信号の変化点を検出する第 2の変化点検出回路と、

を倫え、

前記第 1の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第 1の基本ゲート信号と、前記第 2の変化点検出回路が生成する所定カウント変化点長の時間幅を有した第 2の基本ゲート信号との論理積信号を生成し、該論理積信号を前記ゲート信号とすることを特徴とする請求の範囲第 1 0項に記載の前置増幅器の利得切り替え回路。 '