WO2006027965A1 - 受信回路及び光受信回路 - Google Patents

Abstract

　受信回路において、入力電流ＩＮを増幅する反転増幅器２と反転増幅器２の入出力間に接続された帰還抵抗Ｒ１からなるトランスインピーダンスアンプ３と、ある所望の基準値と、トランスインピーダンスアンプ３の出力ＯＵＴを基準値ＶＢ１と比較し比較結果を出力する比較回路４と、比較結果を保持しトランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０を生成する制御回路５とを具備する。トランスインピーダンスアンプ３は、入力されるＡＧＣ信号２０に応じて利得を調整できる機能を有する。制御回路５は、前記トランスインピーダンスアンプ３の出力ＯＵＴが基準値を上回って適正な利得となるまで、利得調整を行う。従って、広ダイナミックレンジな入力に対しても、トランスインピーダンスアンプにおける信号の飽和及び出力波形の歪みを防止できて、常に適正な受信を行い得て、且つデューティーの安定した信号を出力できる。

Description

明 細 書

受信回路及び光受信回路

技術分野

[0001] 本発明は、広ダイナミックレンジィ匕を実現した受信回路及び光受信回路に関するも のである。

背景技術

[0002] 近年、情報通信の発達に伴!、、光伝送の高速化、伝送容量の増大化、及び伝送 距離の長距離化が求められており、非常に高度な伝送技術が要求されている。この 光伝送技術の一形態として PON(Passive Optical Network)システムがあるが、 この PONシステムでは、 1つの局舎と複数の加入者とを時分割多重で接続しており、 各加入者から局舎への上り方向の伝送では、各加入者力 局舎までの伝送距離が 各々異なるため、受信するパワーレベルに大きな差が生じる。特に、高速、長距離化 が求められている現在では、バースト信号間のパワーレベルの幅は更に大きくなつて おり、このような中で、受信した信号の大小にかかわらず適正な受信ができ、且つ、 後段のアンプ回路やクロックリカバリ回路において高精度なデータ再生を行う為に、 デューティーの安定した信号を出力することは、光受信回路の必須条件となっている

[0003] しかし、従来の光受信回路では、大きな光信号が入力された場合には、トランスイン ピーダンスアンプ出力が飽和してしまい、波形に歪みが生じる、また、最悪の場合に は出力が Hレベル又は Lレベルに張りつ!/、てしま!、、波形が出力されな ヽと 、うことが 生じていた。

[0004] この対策として用いられる従来の光受信回路を図 2に示す。

[0005] 図 2に示す光受信回路では、入力された光入力信号を光受信素子 100により光一 電気変換された電流による電気信号 IN100が反転増幅器 101に入力される。この反 転増幅器 101の入出力間には帰還抵抗 R100が並列に接続され、トランスインピー ダンスアンプが構成される。更に、帰還抵抗 R101及びダイオード RCの直列接続、 帰還抵抗 R102a及びトランジスタ MlOOaの直列接続、また、帰還抵抗 R103a及びト ランジスタ MlOObの直列接続力 前記トランスインピーダンスアンプの帰還抵抗 R10 0と並列に接続される。

[0006] このトランスインピーダンスアンプの出力は、コンパレータ 102a及び 102bに入力さ れ、それぞれに設定された比較値と比較される。これら比較値は、コンパレータ 102a においては、比較値 VBlOOaであり、また、コンパレータ 102bにおいては、比較値 V B 100bである。

[0007] これらコンパレータ 102a及び 102bにおけるそれぞれの比較結果は、データ入力 端子 Dが VDD電圧に接続されたフリップフロップ 103a及び 103bのクロック入力端 子 Cに入力され、フリップフロップ 103a及び 103bの出力端子 Q力 それぞれ出力さ れた信号 100a及び信号 100bは、前記トランジスタ MlOOa及び MlOObのゲートに 入力される。

[0008] 前記構成により、コンパレータ 102a及び 102bの出力値がハイレベルになったとき 、すなわち、光入力信号レベルが大きぐトランスインピーダンスアンプの出力値が、 コンパレータ 102a又は 102bに設定された比較値 VBlOOa又は VBlOObを下回る 値となったとき、コンパレータ 102a及び 102bから出力される比較結果はハイレベル となり、ハイレベルの信号がクロック入力端子 Cに入力されたフリップフロップ 103a又 は 103bの出力端子 Qからはハイレベルの信号が出力される。

[0009] これにより、トランジスタ MlOOa又は MlOObが ONし、トランスインピーダンスアンプ に帰還抵抗 R100と R102a又は R102bが並列になった値で帰還がかかり、その増 幅率が抑えられ、出力 OUT100の値は適正な値に抑えられる。

[0010] 前記光受信回路については、特許文献 1に記載があり、従来はこのようにして帰還 抵抗の大きさを切り替え、大きな光信号が入力された場合には、帰還抵抗を小さく設 定し、トランスインピーダンスアンプの利得を小さくすることにより飽和を防止して！/ヽた

[0011] このトランスインピーダンスアンプの出力に応じて制御信号を生成する手段としては

(1)アナログ回路で構成された帰還型の自動利得制御 (AGC: Automatic Gain Control)機能を用いて制御信号を生成する手段、（2)図 2に示したようにトランスイン ピーダンスアンプの出力振幅を数個の比較回路で判定し、その結果を用いて制御信 号を生成する手段、 (3)トランスインピーダンスアンプの出力振幅を多数の比較回路 で判定し、その結果を用いて制御信号を生成する方法があげられる。

特許文献 1 :特開 2000— 315923号公報 (第 1図）

発明の開示

発明が解決しょうとする課題

[0012] しかしながら、制御信号を生成する（1)の手段では、ループ時定数の問題で高速 応答が不可能であり、（2)の手段では、トランスインピーダンスアンプの利得の切り替 わり目でトランスインピーダンスアンプの出力振幅に大きな段差が生じてしまうため、 後段のアンプ回路やクロックリカバリ回路でのデータ再生時にデータ欠けが生じ、デ ータ品質が損なわれる可能性があり、また、この（2)の問題を回避する目的で比較回 路の数を増加させる（3)の手段では、トランスインピーダンスアンプの出力ラインに多 数の比較回路による負荷が付いてしまうので、特に高速動作時に、正常動作が不可 能になると 、つた課題が生じる。

[0013] 更に、（2)及び（3)の手段では、入力信号の消光比が小さい場合には、 Lレベルで の電流量もかなり大きくなるので、この電流量の設定において、 1度のみの判定では 、正常なレベル（Hレベル）に対しての判定が正確に行われず、誤って Lレベルに対 しての判定が行われてしまう可能性もあり、 AGC機能が適正に働かないといった課 題が生じる。

[0014] 前記課題は、入力信号が光入力に限られるものではなぐ電気信号入力に対しても 同様に生じるものである。

[0015] 本発明は前記課題を解決するものであり、その目的は、トランスインピーダンスアン プの利得を切り替えるときに出力振幅に生じる段差を抑えるとともに、広ダイナミックレ ンジな入力信号の変化に対しても正確に高速動作を行うことにある。

課題を解決するための手段

[0016] 前記目的を解決するために、本発明の受信回路及び光受信回路は、トランスインピ 一ダンスアンプの出力レベルを判定するための比較回路を多数用いず、 1つ又は 2 つに限定し、トランスインピーダンスアンプの利得調整のための制御信号を生成する ために比較回路の後段に設けた制御回路内に多数の判定レベルを設けることにより 、トランスインピーダンスアンプの出力負荷を軽減し、高速動作を可能とする。

[0017] これにより、高速動作と、出力振幅に大きな段差を生じることの防止とを同時に実現 する。

[0018] すなわち、本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増 幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整さ れるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出カレべノレ を判定するために設定する第 1の比較値に対して前記トランスインピーダンスアンプ の出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力さ れた前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御 信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信す る制御回路とを備え、前記制御回路は、前記トランスインピーダンスアンプの出力が 前記第 1の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整する ように前記制御信号を出力することを特徴とする。

[0019] 本発明は、前記受信回路において、前記トランスインピーダンスアンプは、利得調 整機能を有する反転増幅器を備えることを特徴とする。

[0020] 本発明は、前記受信回路において、前記トランスインピーダンスアンプは、内部に 有する前記反転増幅器と並列に 1つ又は複数の MOSトランジスタを備え、前記 MO Sトランジスタの ON又は OFFの切り替えを行うことにより前記トランスインピーダンス アンプの利得が調整されることを特徴とする。

[0021] 本発明は、前記受信回路において、前記トランスインピーダンスアンプは、利得調 整用帰還抵抗とスィッチとからなる 1つ又は複数の直列回路を、内部に有する前記反 転増幅器と並列に備え、前記スィッチを切り替えることにより前記トランスインピーダン スアンプの利得を調整することを特徴とする。

[0022] 本発明は、前記受信回路において、前記トランスインピーダンスアンプの有する前 記反転増幅器は、それぞれ特性の異なる反転増幅器とスィッチとからなる複数の直 列回路を、並列に接続した構成であり、前記スィッチは、各々の前記反転増幅器を 選択的に切り替えて、前記トランスインピーダンスアンプの利得及び帯域を調整する ことを特徴とする。

[0023] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され た前記比較結果を保持し、リセット信号が入力されることにより、保持している前記比 較結果がリセットされることを特徴とする。

[0024] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され る前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果 に基づ!/、て、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号 を生成する制御信号生成回路とを備え、個々の前記ラッチ回路は、保持値リセット信 号が入力されることにより非動作状態となり、また、前記保持値リセット信号が順次解 除されることにより、前記比較回路力 出力される前記比較結果を順次保持する動作 状態になることを特徴とする。

[0025] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され る前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果 に基づ!/、て、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号 を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路と、前記 複数のラッチ回路へ送信することにより個々の前記ラッチ回路を非動作状態にし、ま た、前記ラッチ回路に対して送信を順次解除することにより前記比較回路力 出力さ れる前記比較結果を順次保持する動作状態にする前記保持値リセット信号を、前記 リセット信号に基づいて生成するリセット信号生成回路とを備えることを特徴とする。

[0026] 本発明は、前記受信回路において、前記制御信号生成回路は、前記複数のラッチ 回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利 得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアン プの出力が前記第 1の比較値を上回った場合に、前記リセット信号生成回路にストツ プ信号を送信し、その時の状態を保持し、新たな信号を生成しないことを特徴とする

[0027] 本発明は、前記受信回路において、前記制御信号生成回路は、前記複数のラッチ 回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利 得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアン プの出力が前記第 1の比較値を上回った場合に、前記複数のラッチ回路にストップ 信号を送信し、その時の状態を保持し、新たなラッチ動作を行わないことを特徴とす る。

[0028] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され る前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果 及び前記制御回路に入力される前記リセット信号に基づいて、前記トランスインピー ダンスアンプの利得調整を行う為の前記制御信号と前記複数のラッチ回路に各々入 力する保持値リセット信号とを生成する制御信号生成回路とを備え、前記複数のラッ チ回路では、前記制御信号生成回路で生成された前記保持値リセット信号を受けて 、個々の前記ラッチ回路が非動作状態になり、また、前記保持値リセット信号が順次 解除されることにより前記比較回路力 出力される前記比較結果を順次保持する動 作状態となることを特徴とする。

[0029] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され る前記比較結果を順次保持するシフトレジスタ回路と、前記シフトレジスタ回路の出 力結果に基づ 、て、前記トランスインピーダンスアンプの利得調整を行う為の前記制 御信号を生成する制御信号生成回路とを備えることを特徴とする。

[0030] 本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入 出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトラン スインピーダンスアンプと、前記トランスインピーダンスアンプの出カレべノレを半 IJ定す るために設定する第 1の比較値に対して前記トランスインピーダンスアンプの出力値 を比較して、この比較結果を出力する比較回路と、前記比較回路から出力された前 記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を 生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御 回路と、前記トランスインピーダンスアンプの前記出力値を受けて、この出力値の中 間値を生成する基準値生成回路と、前記トランスインピーダンスアンプの前記出力値 と前記基準値生成回路の出力値とから差動信号を生成する差動増幅回路とを備え、 前記制御回路は、前記トランスインピーダンスアンプの出力が前記第 1の比較値を上 回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を 出力することを特徴とする。

[0031] 本発明は、前記受信回路において、リセット信号が入力されることにより、前記基準 値生成回路では前記中間値が初期化され、前記制御回路では保持している前記比 較結果がリセットされることを特徴とする。

[0032] 本発明は、前記受信回路において、前記基準値生成回路は並列接続された 2つ 以上の中間値生成回路と、各々の前記中間値生成回路と前記差動増幅回路との間 に直列に挿入され、前記中間値生成回路を前記差動増幅回路と選択的に接続する スィッチとを備え、直列接続された前記スィッチに、このスィッチを ONする信号が入 力された時に、前記中間値のリセットを解除する中間値リセット信号が前記中間値生 成回路に入力され、また、前記スィッチを OFFする信号が入力されたときに、前記中 間値生成回路のリセットを行う前記中間値リセット信号が入力されることを特徴とする

[0033] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され る前記比較結果を保持する複数のラッチ回路を備え、前記制御回路では、前記複数 のラッチ回路へ保持値リセット信号を送信することにより個々の前記ラッチ回路を非 動作状態にし、また、前記ラッチ回路の前記保持値リセット信号を順次解除すること により前記比較回路力 出力される前記比較結果を順次保持する動作状態にすると 共に、前記複数のラッチ回路の出力値に基づいて、前記中間値生成回路へ入力さ れる前記中間値リセット信号と、前記中間値生成回路を前記差動増幅回路へ選択的 に接続する前記スィッチを ON又は OFFする信号とを生成することを特徴とする。

[0034] 本発明は、前記受信回路において、前記制御回路は、前記リセット信号及び前記 複数のラッチ回路の出力値に基づいて、前記トランスインピーダンスアンプの出力値 が前記第 1の比較値を上回るまで、個々の前記ラッチ回路に送信した前記保持値リ セット信号を順次解除すると共に、前記トランスインピーダンスアンプの利得を調整す る前記制御信号を出力し、前記中間値リセット信号及び前記スィッチを ON又は OFF する信号を生成して前記中間値を切替選択し、また、前記トランスインピーダンスアン プの出力値が前記第 1の比較値を上回ったときには、前記保持値リセット信号を新た に解除しない制御信号生成回路を備えることを特徴とする。 [0035] 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力され る前記比較結果を順次保持するシフトレジスタ回路を備え、前記制御回路では、前 記シフトレジスタ回路へ前記リセット信号を送信することにより前記シフトレジスタ回路 を非動作状態にし、また、前記シフトレジスタ回路の前記リセット信号を解除すること により前記比較回路力 出力される前記比較結果を順次保持する動作状態にすると 共に、前記制御回路に入力される前記リセット信号と、前記レジスタ回路の出力値と に基づ!/、て、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出 力し、前記中間値生成回路へ入力される前記中間値リセット信号と前記中間値生成 回路を前記差動増幅回路へ選択的に接続する前記スィッチを ON又は OFFする信 号とを生成することを特徴とする。

[0036] 本発明は、前記受信回路において、前記 2つ以上の中間値生成回路は交互に使 用されることを特徴とする。

[0037] 本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入 出力間に並列接続された帰還抵抗とからなり、制御信号を受けて利得調整されるトラ ンスインピーダンスアンプと、前記トランスインピーダンスアンプの出カレべノレを半 IJ定 するために設定する第 1の比較値に対して前記トランスインピーダンスアンプの出力 値を比較して、その比較結果を出力する第 1の比較回路と、前記トランスインピーダン スアンプの出力レベルを判定し、且つ、前記第 1の比較値よりも大きい第 2の比較値 に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力 する第 2の比較回路と、前記第 1の比較回路及び前記第 2の比較回路の各々の前記 比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生 成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回 路とを備え、前記制御回路は、前記トランスインピーダンスアンプの出力値が前記第 1の基準値を上回るまで前記トランスインピーダンスアンプの利得調整を行 、、且つ、 前記第 2の比較値を上回った場合には、前記第 2の比較値を下回るまで前記トランス インピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴と する。

[0038] 本発明の光受信回路は、受信した光の入力信号を光一電気変換し、電流による電 気信号を出力する光受信素子と、前記光受信素子により光一電気変換された前記 電流による電気信号を増幅する反転増幅器と、前記反転増幅器の入力と出力間に 接続された帰還抵抗とからなり、制御信号を受けて利得調整されるトランスインピーダ ンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定 する第 1の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その 比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保 持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成し た前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、 前記制御回路は前記トランスインピーダンスアンプの出力が前記第 1の比較値を上 回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を 出力することを特徴とする。

[0039] 本発明は、前記受信回路において、前記受信回路に入力される前記入力信号は バースト信号であることを特徴とする。

[0040] 本発明は、前記光受信回路において、前記光受信回路に入力される前記入力信 号はバースト信号であることを特徴とする。

[0041] 以上により、本発明では、 1つの比較回路を用いて、トランスインピーダンスアンプ の出力値を比較し、この結果に基づき、制御回路で利得調整の為の制御信号を生 成するので、トランスインピーダンスアンプの出力負荷を低減し、高速動作を可能とす る。

[0042] 更に、本発明では、トランスインピーダンスアンプの出力値を 2つの比較回路により 、適正な範囲の出力値となるように上限値及び下限値を示す第 1及び第 2の比較値 を用いて比較判定し、この適正な範囲に利得が調整されるように、制御回路は制御 信号を生成するので、比較回路を 2つに限定して出力負荷を減らし、高速動作を実 現すると共に、より適正な利得調整を行うことができる。

発明の効果

[0043] 以上説明したように、本発明によれば、トランスインピーダンスアンプの出力部に接 続されるのは比較回路が 1つのみなので、トランスインピーダンスアンプの出力部の 負荷を小さくでき、高速応答時にも、広ダイナミックレンジな入力光信号又は入力電 気信号に対して正確な増幅動作が可能な光受信回路を実現できる。また比較回路 を 1つのみ使用するので、小面積、低消費電力な構成の実現が可能である。

[0044] 更に、 Lレベルデータの入力力 Hレベルデータの入力へと変化する場合において も、入力 Lレベルデータ入力後の Hレベルデータに高速に応答する構成となっている ので、 Lレベルデータ入力に対する誤反応を防ぎ、正確な AGC動作が可能となる。

[0045] 力！]えて、入力データが一定のパワーでなぐ例えばプリアンブル期間に徐々にデー タが大きくなるようなデータに対しても高速に応答できるので、この場合にも正確な A

GC動作が可能となる。

[0046] このような構成をとることによって、小信号から大信号まで幅広いダイナミックレンジ に対応し、且つ、高精度なデータ受信が可能な光受信回路を実現することができる。

[0047] 更に、本発明によれば、 2つのみの比較回路を用いて、トランスインピーダンスアン プの出力値を適正な範囲に調整するので、少ない比較回路の使用による出力負荷 の軽減が実現でき、高速動作且つ、更に正確な利得調整による高精度なデータ受 信が可能となる。

図面の簡単な説明

[0048] [図 1]図 1は本発明の第 1の実施の形態における光受信回路のブロック図である。

[図 2]図 2は従来例における光受信回路のブロック図である。

[図 3]図 3は本発明の第 1の実施の形態において制御回路の具体例 Aを示す光受信 回路のブロック図である。

[図 4]図 4は本発明の第 1の実施の形態において制御回路の具体例 Bを示す光受信 回路のブロック図である。

[図 5]図 5は本発明の第 1の実施の形態において制御回路の具体例 Cを示す光受信 回路のブロック図である。

[図 6]図 6は本発明の第 1の実施の形態において制御回路の具体例 Dを示す光受信 回路のブロック図である。

[図 7]図 7は本発明の第 1の実施の形態において制御回路の具体例 Eを示す光受信 回路のブロック図である。

[図 8]図 8は本発明の第 2の実施の形態における光受信回路のブロック図である。 圆 9]図 9は本発明の第 3の実施の形態における光受信回路のブロック図である。 圆 10]図 10は本発明の第 3の実施の形態において基準値生成回路の具体例 Aを示 す光受信回路のブロック図である。

[図 11]図 11は本発明の第 3の実施の形態にお 、て基準値生成回路の具体例 Bを示 す光受信回路のブロック図である。

圆 12]図 12は本発明の第 3の実施の形態において基準値生成回路の具体例 Cを示 す光受信回路のブロック図である。

圆 13]図 13は本発明の第 4の実施の形態における光受信回路のブロック図である。 圆 14]図 14は本発明の第 1の実施の形態における比較回路の回路図である。 圆 15]図 15は本発明の第 1の実施の形態におけるラッチ回路の回路図である。

[図 16]図 16は本発明の第 1、第 2及び第 3の実施の形態における制御信号生成回路 の回路図である。

圆 17]図 17は本発明の第 3の実施の形態における制御信号生成回路の回路図であ る。

[図 18]図 18は本発明の第 1の実施の形態におけるトランスインピーダンスアンプの構 成例 Aを示した回路図である。

[図 19]図 19は本発明の第 1の実施の形態におけるトランスインピーダンスアンプの構 成例 Bを示した回路図である。

[図 20]図 20は本発明の第 1の実施の形態におけるトランスインピーダンスアンプの構 成例 Cを示した回路図である。

[図 21]図 21は本発明の第 1の実施の形態におけるトランスインピーダンスアンプの構 成例 Dを示した回路図である。

[図 22]図 22は本発明の第 1の実施の形態おけるトランスインピーダンスアンプの入出 力信号のタイミングチャート図である。

[図 23]図 23は本発明の第 4の実施の形態におけるトランスインピーダンスアンプの入 出力信号のタイミングチャート図である。

圆 24]図 24は本発明の第 1、第 2及び第 3の実施の形態における制御信号生成回路 の利得切り替えスィッチについてのタイミングチャート図である。 圆 25]図 25は本発明の第 1及び第 2の実施の形態において制御信号生成回路が出 力するリセット信号についてのタイミングチャート図である。

圆 26]図 26は本発明の第 3の実施の形態において制御信号生成回路が出力するリ セット信号及び選択スィッチについてのタイミングチャート図である。

符号の説明

2、 2aゝ 2b、 · · · 反転増幅器

Rl、 R2a、 R2b、 · · · 帰還抵抗

3 トランスインピーダンスアンプ

4、 16 比較回路

5、 14 制御回路

6a、 ob、 · · · ラッチ回路

7、 9、 10、 15 制御信号生成回路

8 リセット信号生成回路

11aゝ l ibゝ · · · シフトレジスタ回路

12 基準値生成回路

12a, 12b、 · · · 基準値生成回路

13 増幅回路

IN トランスインピーダンスアンプ人力信号

OUT トランスインピーダンスアンプ出力信号

MOUTaゝ MOUTb、 · · ラッチ回路が出力する比較結果

MOUT2aゝ MOUT2bゝ 回路が出力する比較結果

/MOUTaゝ

/MOUTb, · · · ラッチ回路が出力する

比較結果の逆相信号

OUTAゝ OUTB 差動増幅回路出力信号

RET リセット信号

RETaゝ RETb、 · · · 保持値リセット信号

RET2 、 RET2a、 RET2b、 · · · 中間値リセット信号

VB1 基準値 (第 1の比較値）

VB2 基準値 (第 2の比較値）

100a, 100b, · · · 帰還抵抗切り替え信号

20 AGC信号

21 STOP信号

22 STOP2信号

MSWa、 MSWb、 · · · スィッチ（中間値選択スィッチ）

MSWSa、 MSWSb、 · · · 選択信号

発明を実施するための最良の形態

[0050] 以下、本発明の実施の形態について、図面を参照しながら説明を行う。

[0051] (第 1の実施の形態）

先ず、図 1を用いて、本発明の光受信回路の第 1の実施の形態について説明する

[0052] 図 1の光受信回路は、光の入力信号を受信し、この入力光の強度に比例した電流 を出力する受光素子 1と、この受光素子 1により光一電気変換され、出力された電流 による電気信号を増幅する為の反転増幅器 2と反転増幅器 2の入力 INと出力 OUT との間に接続された帰還抵抗 R1から構成されるトランスインピーダンスアンプ 3と、ト ランスインピーダンスアンプ 3の出力を受けて、この出力と、ある所望の値に設定した 基準値 (第 1の比較値) VB 1とを比較し、トランスインピーダンスアンプ 3の出力レベル を判定し、この比較結果を出力する比較回路 4と、比較回路 4の比較結果を保持し、 この比較結果に応じてトランスインピーダンスアンプ 3の利得を調整する為の AGC信 号 (利得調整の為の制御信号) 20を生成する制御回路 5から構成される。

[0053] 但し、トランスインピーダンスアンプ 3は AGC信号 20の入力に応じて、利得を調整 できる機能を有しているものとする。また、本実施の形態における制御回路 5は、過大 な入力信号が入力された場合に、利得を小さく制御するように働くものとする。

[0054] ここで、前記構成による光受信回路の動作説明を行う。まず、受光素子 1に小振幅 の入力光を受信した場合、受光素子 1では、入力光の強度に比例した電流を出力し 、トランスインピーダンスアンプ 3では、小振幅の入力電流を増幅して出力する。比較 回路 4では、トランスインピーダンスアンプ 3の出力信号 OUTと、ある所望の値に設定 した基準値 VB1とを比較し、この比較結果を出力する。しかし、小振幅の電流が入力 された場合には、トランスインピーダンスアンプ 3の反転増幅された出力信号振幅は 小さぐある所望の値に設定した基準値 VB1を下回らないので、比較回路 4からは、 出力信号 OUTが基準値 VB1を下回ったことを示す信号は出力されず、制御回路 5 力らも、トランスインピーダンスアンプ 3の利得を調整する為の AGC信号 20は出力さ れない。従って、トランスインピーダンスアンプ 3は常に一定の利得で、入力電流を増 幅し出力し続ける。

次に、受光素子 1に大振幅の入力光を受信した場合、受光素子 1では、入力光に 比例した電流を出力し、トランスインピーダンスアンプ 3では、大振幅の入力電流を増 幅して出力する。比較回路 4では、トランスインピーダンスアンプ 3の反転増幅された 出力信号 OUTと、ある所望の値に設定した基準値 VB1とを比較し、出力信号 OUT が基準値 VBlを下回る過大な信号であった場合には、出力信号 OUTが基準値 VB 1を下回ったことを示す信号を出力する。この比較信号を受けた制御回路 5では、受 けた比較信号を保持するとともに、トランスインピーダンスアンプ 3の利得を調整する 為の AGC信号 20を出力する。トランスインピーダンスアンプ 3では、制御信号 5から 受けた AGC信号 20により利得を抑えるよう調整され、新たに設定された利得により 入力電流を増幅し、出力する。この利得調整後の出力信号 OUTを受けて、比較回 路 4では、更に、トランスインピーダンスアンプ 3の新たに設定された利得による出力 信号 OUTと、ある所望の値に設定した基準値 VB1とを比較し、尚且つ、出力信号 O UTが基準値 VB1を下回る場合には、再度、出力信号 OUTが基準値 VB1を下回つ たことを示す信号を出力する。このように、トランスインピーダンスアンプの出力信号が 基準値 VB1を下回っている間は、比較回路 4は信号レベルの比較を継続し、制御回 路 5は比較回路 4からの比較結果を保持すると共に、 AGC信号 20を出力し、トランス インピーダンスアンプ 3の利得を調整し続ける。そして、トランスインピーダンスアンプ ₃の利得が低く抑えられ、出力信号 OUTが基準値 VB1を上回ると、比較回路 4から は、出力信号 OUTが基準値 VB1を下回ったことを示す信号は出力されなくなり、制 御回路 5からはその時設定されている AGC信号 20が出力され続け、トランスインピー ダンスアンプ 3はその時設定されている利得で、入力電流を増幅し出力し続ける。

[0056] 但しここでは、出力信号 OUTが基準値 VB1を下回った場合には、比較回路 4から は、出力信号 OUTが基準値 VB1を下回ったことを示す信号が出力されると説明した 力 出力信号 OUTが基準値 VB1を上回った場合には、比較回路 4から、出力信号 OUTが基準値 VB1を上回ったことを示す信号を出力するような、基準値 VB1の設 定の仕方、比較回路 4の構成等を用いても構わない。

[0057] 同様に、トランスインピーダンスアンプ 3の出力信号が基準値 VB1を上回るまで比 較し続けると説明したが、トランスインピーダンスアンプ 3の出力信号が基準値 VB 1を 下回るまで比較し続けるような基準値 VB1の設定の仕方、比較回路 4の構成等を用 いても構わない。

[0058] また、トランスインピーダンスアンプ 3の利得を調整する為の AGC信号 20は、 1本の 制御信号で説明したが、複数の AGC信号を使用しても構わない。

[0059] 図 22に、トランスインピーダンスアンプ 3の入力信号 INと、トランスインピーダンスァ ンプ 3の出力信号 OUTと、あら力じめ設定した所定の基準電圧 VB1との比較動作の タイミングチャートを示す。図中、矢印で時刻 ta〜teを示したように、出力信号 OUT が基準電圧 VB1を下回っている間は、トランスインピーダンスアンプ 3の利得が調整 され続けるので、出力信号 OUTの振幅が時刻 taから時刻 teへ向かって徐々に小さ くなる。そして、出力信号 OUTが基準電圧 VB1を上回ると、前記図 1の説明のように 比較回路 4は、出力信号 OUTが基準電圧 VB1を下回っていることを示す信号が出 力されなくなるので、これにより、制御回路 5からは、トランスインピーダンスアンプの 利得調整を行う為の AGC信号 20は新たに生成されなくなり、トランスインピーダンス アンプ 3の利得及び出力信号 OUTの振幅は一定となり、以降そのままの振幅で出力 され続ける。

[0060] また図 22では、 Hレベルデータ毎に AGC機能が動作している力 トランスインピー ダンスアンプ 3の利得が最適に設定されるタイミングであれば、どのようなタイミングで AGC機能を働力せても構わな 、。

[0061] ここで、トランスインピーダンスアンプ 3は AGC信号 20が入力されると利得を調整で きる機能を有していると明記したが、この機能については、利得調整機能付き反転増 幅器を利用しても構わな 、。

[0062] 一例として図 18に、利得調整機能付き反転増幅器を示す。図 18の反転増幅器で は、ゲートに入力信号 INが入力され、ソースが GNDに接続された NMOSトランジス タ M12と、ソースが NMOSトランジスタ M12のドレインに接続され、ゲートに所望の バイアス電圧 VB4が入力された NMOSトランジスタ M13と、この NMOSトランジスタ M13のドレインと電源 VDDとの間に接続された負荷抵抗 RLと、 NMOSトランジスタ Ml 2のドレインと電源 VDDとの間に接続された電流源 12と、ゲートが NMOSトラン ジスタ M13のドレインに接続され、ドレインが電源 VDDに接続された NMOSトランジ スタ M14と、 NMOSトランジスタ M14のソースと GNDとの間に接続された電流源 13 と NMOSトランジスタ M12のゲートと NMOSトランジスタ M14のソースとの間に接続 された帰還抵抗 R1と力も構成され、 NMOSトランジスタ M14のソースから出力信号 OUTが出力されるトランスインピーダンスアンプ 3に、ソースが NMOSトランジスタ M 12のゲートに接続され、ドレインが NMOSトランジスタ M12のドレインに接続され、ゲ ートに制御電圧 AGC信号が印加される NMOSトランジスタ M15を追加した構成を 示す。

[0063] この構成では、大電流入力時に AGC信号 20が NMOSトランジスタ M15のゲート に印加されることによって、 NMOSトランジスタ M15に過剰電流が引き抜かれ、また 、反転増幅器の利得が下げられるので、トランスインピーダンスアンプ 3における飽和 の抑制が可能となる。

[0064] 但しここで示したのは一例であり、利得調整機能のある反転増幅器であればどのよ うな構成のものを用いても構わな 、。

[0065] また、図 19に示すように、トランスインピーダンスアンプ 3において、帰還抵抗 R1に 並列に接続された複数の NMOSトランジスタ Mla、 Mlb、 · · ·を用意し、並列に接 続された 1つ又は複数の NMOSトランジスタ Mla、 Mlb、 · · ·にトランスインピーダン スアンプ 3の利得を調整する為の制御信号 AGCa、 AGCb、 · · ·を与え、オンしたとき の抵抗値を利用して、トランスインピーダンスアンプ 3の利得を調整しても構わな 、。

[0066] 但しここでは、トランスインピーダンスアンプ 3の利得の調整を NMOSトランジスタで 行ったが、 PMOSトランジスタを使用しても、 NMOSトランジスタと PMOSトランジスタ を両方使用しても構わない。

[0067] また、図 20に示すように、トランスインピーダンスアンプ 3において、帰還抵抗 R1と 帰還抵抗 R1に並列に接続された 1つ又は複数の帰還抵抗 R2a、 R2b、 · · ·とスイツ チ SW2a、 SW2b、 · · ·とを直列に接続したものを用意し、これらスィッチ SW2a、 SW 2b、 · · ·をトランスインピーダンスアンプ 3の利得を調整する為の制御信号 AGCa、 A GCb、 · · ·に応じて ON、 OFFすること〖こよって、トランスインピーダンスアンプ 3の利 得を調整しても構わない。

[0068] 更に、図 21に示すように、トランスインピーダンスアンプ 3において、 1つ又は複数の 反転増幅器 2a、 2b、 · · ·と、各々の反転増幅器を切り替えるためのスィッチ SW3a、 S W3b、 · · ·を用意し、スィッチ SW3a、 SW3b、 · · ·を ON、 OFFすることによって、適 正な反転増幅器を選択し、トランスインピーダンスアンプ 3の利得及び帯域を調整し ても構わない。

[0069] このようにトランスインピーダンスアンプ 3の利得を調整できる!/ヽくつかの機能を示し たが、これらの機能を単独で使用しても、組み合わせて使用してもよぐトランスインピ 一ダンスアンプ 3の利得を調整できる方法であればその他どのような手法を用いても 構わない。

[0070] 次に、図 14に、比較回路 4の具体例を示す。図 14の比較回路 4は、ゲートにあらか じめ設定した所定の基準電圧 VB1を入力する PMOSトランジスタ Mlと、ソースが M 1のソースと接続され、ゲートにトランスインピーダンスアンプ 3の出力信号 OUTを入 力する PMOSトランジスタ M2と、ドレイン力 PMOSトランジスタ Mlのドレインと接続さ れ、ソースが GNDに接続された NMOSトランジスタ M3と、ドレイン力 PMOSトランジ スタ M2のドレインと接続され、ゲートが NMOSトランジスタ M3のドレイン及びゲート に接続され、ソースが GNDに接続された NMOSトランジスタ M4と、 PMOSトランジ スタ Ml及び M2のソースと電源 VDDとの間に接続された電流源 IIとから構成され、 NMOSトランジスタ M4のドレインから出力信号 COUTが出力される構成とする。

[0071] ここで、前記構成の比較回路についての動作説明を行う。図 14に示した比較回路 4では、あら力じめ設定した所定の基準電圧 VB1とトランスインピーダンスアンプ 3の 出力信号 OUTとを比較し、トランスインピーダンスアンプ 3の出力信号 OUTがあらか じめ設定した所定の基準電圧 VB1を下回った場合には、 PMOSトランジスタ M2に 電流が流れ、出力信号 COUTが Hとなる。

[0072] 但し、ここで示した構成は一例であり、トランスインピーダンスアンプ 3の出力と所望 の基準値 VB1を比較できる構成であれば、どのような構成でも構わない。また出力信 号の極'性が反対になっても構わな!/、。

[0073] 本実施の形態の構成をとることにより、従来は複数の基準値、複数の比較回路を用 V、てトランスインピーダンスアンプ 3の利得を調整する必要があった力 本発明では、 基準値及び比較回路を共に 1つのみを設ける構成により、同様にトランスインピーダ ンスアンプ 3の利得を調整することができ、また、比較回路を 1つのみ接続している為 、トランスインピーダンスアンプ 3の出力ノードの負荷を小さく設定出来るので、高速 応答時にも、広ダイナミックレンジな入力に対して高精度な応答が可能な光受信回 路を実現することができる。また、基準値及び比較回路をともに 1つのみ使用するた め、小面積、低消費電力化も可能となる。

[0074] 更に、制御回路 5に複数のリセット信号を入力、又は、制御回路 5に 1つ又は複数の リセット信号 RETを入力し、これを元に複数のリセット信号を生成することによって、随 時、保持している比較結果の初期化 (リセット）を行うことができ、バースト信号等、不 連続信号への対応が可能となる。また、このリセット信号 RETa、 RETb、 · · ·を使用し て、順次比較回路 4からの出力を制御回路 5で保持し、トランスインピーダンスアンプ 3の利得を調整する AGC信号 20を生成することが可能となる。このような制御回路 5 の具体例を図 3〜図 8を用いて説明する。

[0075] 先ず、図 3に本発明の第 1の実施の形態における制御回路 5の具体例 Aを示す。尚 、図 3において、制御回路 5の内部構成以外については、図 1について前記に示した ので、同一部分の説明は省略する。

[0076] 図 3の制御回路 5は、比較回路 4から出力される比較結果を保持する複数のラッチ 回路 6a、 6b、 · · ·と、複数のラッチ回路 6a、 6b、 · · ·の出力結果 MOUTa、 MOUTb 、 · · 'よりトランスインピーダンスアンプ 3の利得調整を行う為の制御信号として AGC 信号 20を生成する制御信号生成回路 7から構成される。 [0077] ここで、前記構成の制御回路 5の動作説明を行う。制御回路 5ではまず、複数のラッ チ回路 6a、 6b、…が各々リセット信号 (保持値リセット信号) RETa、RETb、 ' "によ りリセットされ、非動作状態になる。次に、ラッチ回路 6aに入力されるリセット信号 RET aがリセット解除にされ、ラッチ回路 6aが動作状態になることによって、トランスインピ 一ダンスアンプ 3の出力 OUTと基準値 VB1とを比較した比較結果が比較結果 MOU Taとしてラッチ回路 6aに保持されるとともに、この比較結果 MOUTaが出力される。

[0078] 制御信号生成回路 7では、この比較結果 MOUTaを用いて、トランスインピーダン スアンプ 3の利得調整を行う為の AGC信号 20を出力し、トランスインピーダンスアン プ 3は調整された利得において増幅した信号を出力する。次に、ラッチ回路 6bのリセ ットが、リセット信号 RETbによって解除され、ラッチ回路 6bを動作させることによって 、利得調整を行ったトランスインピーダンスアンプ 3の出力 OUTと基準値 VB1の比較 結果が保持され、比較結果 MOUTbが出力される。制御信号生成回路 7では、この 比較結果 MOUTbを用いて、トランスインピーダンスアンプ 3の利得調整を行う為の A GC信号 20を出力し、トランスインピーダンスアンプ 3は調整された利得にお!、て増幅 した信号を出力する。

[0079] このように、ある所望のタイミングで順次ラッチ回路 6a、 6b、 · · ·のリセットが解除さ れると、順次ラッチ回路 6a、 6b、 · · ·にトランスインピーダンスアンプ 3の出力 OUTと 基準値 VB1の比較結果が保持されるので、制御信号生成回路 7では、この比較結 果 MOUTa、 MOUTb, · · ·を用いて、順次トランスインピーダンスアンプの利得調整 を行う為の AGC信号 20を生成し、最終的に、トランスインピーダンスアンプ 3の出力 OUTが基準値 VB1を上回るまで、トランスインピーダンスアンプ 3の利得を調整し続 ける。

[0080] 更に、複数のラッチ回路 6a、 6b、 · · ·に改めてリセット信号 RETa、 RETb, · · ·を入 力し、リセットすると、複数のラッチ回路 6a、 6b、 · · ·は初期化され、新たに AGC機能 を動作させることが可能となる。

[0081] また、ここでは、制御信号生成回路 7より、トランスインピーダンスアンプ 3の利得調 整を行う為の AGC信号 20を出力すると明記した力 比較結果 MOUTa、 MOUTb,

• · ·をそのまま制御信号に使用しても構わない。 [0082] 図 4に本実施の形態における制御回路 5の具体例 Bを示す。

[0083] 図 3に示した制御回路 5の具体例 Aで、複数のラッチ回路 6a、 6b、 · · ·には、順次リ セット信号 RETa、 RETb、 · · ·を入力するとした力 このリセット信号は外部力も RET a、 RETb、 · · ·と順に、一定又は最適なタイミングで入力しても構わないが、入力信 号数が多い場合は、外部での構成及びタイミング調整が困難である。そこで、図 4に 示す本実施の形態の制御回路 5では、外部からの 1つ又は複数のリセット信号 RET を受けて、複数のラッチ回路 6a、 6b、 · · ·に入力するリセット信号 (保持値リセット信号 )RETa、 RETb、 · · ·をリセット信号生成回路 8で内部生成する構成とする。

[0084] また、これに加えて、リセット信号 RETa、 RETb、 · · ·はリセット信号 RETを基に遅 延回路を用いて生成してもよいし、最適なタイミングでリセットを解除できる構成であ れば、その他どのような構成を用いても構わない。

[0085] 更に、リセット信号生成時に、まずラッチ回路 6aのみリセット信号 RETaでリセットを 解除しておき、ラッチ回路 6aの出力信号が変化した時、すなわち、トランスインピーダ ンスアンプ 3の出力 OUTが基準値 VB1を下回った時のみ、残りのリセット信号 RETb 、 · · ·を生成するとすれば、トランスインピーダンスアンプ 3の入力電流が大きぐ AGC 機能が必要な時のみリセット信号が生成されることになり、通常使用時の低雑音化、 低消費電力化が図れる。

[0086] 図 5に本実施の形態における制御回路 5の具体例 Cを示す。

[0087] 本実施の形態では、図 4の制御回路 5の具体例 Bにカ卩え、トランスインピーダンスァ ンプ 3の利得が適正に調整され、トランスインピーダンスアンプ 3の出力 OUTが基準 値 (第 1の比較値) VB1を上回った場合には、制御信号生成回路 7が、リセット信号 生成回路 8へ STOP信号 21を送信し、リセット信号生成回路 8のその時の状態を保 持し、新たなラッチ動作をしない機能が追加される。

[0088] このことにより、トランスインピーダンスアンプ 3の出力 OUTが基準値 VB1を上回り、 それ以上トランスインピーダンスアンプ 3の利得調整が必要なくなった場合には、リセ ット信号生成回路及びラッチ回路動作を停止することによって、無駄な回路動作及び 出力を停止し、雑音特性の向上及び低消費電力化が図れる。

[0089] 図 6に本実施の形態における制御回路 5の具体例 Dを示す。 [0090] 本実施の形態では、図 4の制御回路 5の具体例 Bにカ卩え、トランスインピーダンスァ ンプ 3の利得が適正に調整され、トランスインピーダンスアンプ 3の出力 OUTが基準 値 (第 1の比較値) VB1を上回った場合には、制御信号生成回路 7が、複数のラッチ 回路 6a、 6b、 · · 'へ STOP2信号 22を送信し、複数のラッチ回路 6a、 6b、 · · ·のその 時の状態を保持し、新たな信号を生成しな 、ように動作する機能が追加される。

[0091] ここで、複数のラッチ回路 6a、 6b、…は動作を停止すると明記したが、データを別 途保持し、全てのラッチ回路 6a、 6b、 · · ·の動作を停止しても構わないし、使用しな 力つたラッチ回路のみ停止しても構わな 、。

[0092] また、ラッチ回路 6a、 6b、 · · ·の動作の停止については、リセット信号 RETa、 RE

Tb、 · · ·と STOP2信号 22との論理和をとり、 STOP2信号 22が入力されたときにはリ セット信号 RETa、 RETb、 · · ·が働く構成とし、動作を停止させてもよぐまた、強制 的にラッチ回路を停止しても構わない。

[0093] これにより、トランスインピーダンスアンプ 3の出力 OUTが基準値 VB1を上回り、そ れ以上トランスインピーダンスアンプ 3の利得調整が必要なくなった場合には、ラッチ 回路動作を停止することによって、無駄な回路動作及び出力を省き、雑音特性の向 上及び、低消費電力化を図ることができる。

[0094] 図 7に本実施の形態における制御回路 5の具体例 Eを示す。

[0095] 図 3の制御回路 5の具体例 Aでは、複数のラッチ回路 6a、 6b、 · · ·には、外部から 順次リセット信号 RETa、 RETb、 · · ·を入力するとした力 本実施の形態では、外部 力 制御信号生成回路 7へ 1つ又は複数のリセット信号 RETを入力し、このリセット信 号 RETと複数のラッチ回路 6a、 6b、 · · ·が出力する比較結果 MOUTa、 MOUTb、 · • ·とに基づいてリセット信号 (保持値リセット信号) RETa、 RETb、 · · ·を生成し、これ ら生成したリセット信号 RETa、 RETb、 · · ·を、複数のラッチ回路 6a、 6b、 · · ·の各々 に入力することにより、その動作を順次開始させる。

[0096] ここで、前記構成の制御回路 5の動作説明を行う。制御信号生成回路 10では、外 部より入力されたリセット信号 RETに基づいてリセット信号 RETa、 RETb、 · · ·を生成 し、複数のラッチ回路 6a、 6b、 · · ·を初期化し、これら複数のラッチ回路 6a、 6b、 · · · を非動作状態にする。次に、リセット信号 RETaを用いてラッチ回路 6aのリセット解除 することにより動作状態にし、トランスインピーダンスアンプ 3の出力 OUTと基準値 V B1との比較結果を保持する。この保持した比較結果 MOUTaが出力されると、トラン スインピーダンスアンプ 3では利得の調整がおこなわれ、トランスインピーダンスアン プ 3では、調整された利得で増幅された信号を出力する。次に、ラッチ回路 6aの比較 結果 MOUTaの出力より少し遅れたタイミングでリセット信号 RETbを生成する。そし て、上述したのと同様に、リセット信号 RETbを用いてラッチ回路 6bのリセット解除を 行 、、利得の調整されたトランスインピーダンスアンプ 3の出力 OUTと基準値 VBの 比較結果を保持する。また、保持した比較結果 MOUTbが出力されると、トランスイン ピーダンスアンプ 3では利得の調整が行われ、トランスインピーダンスアンプ 3では、 調整された利得で増幅された信号が出力される。

[0097] このように、出力される比較結果 MOUTa、 MOUTb, · · ·に基づ!/、て、順次リセッ ト信号 RETa、 RETb, · · ·を生成し、順次複数のラッチ回路 6a、 6b、…に、利得調 整を行なったトランスインピーダンスアンプ 3の出力 OUT及び基準値 VB1の比較結 果を保持することによって、高精度なタイミングで AGC機能動作を行うことを可能とし ている。

[0098] 更に、この構成では、ストップ信号を新たに生成しなくても、トランスインピーダンス アンプ 3の出力 OUTが基準値 VB1を上回ったところで、比較結果 MOUTn (以下、 ηは a、 b、 · · ·を示す）は変化しなくなり、新たなリセット信号は生成されなくなるので、 無駄な回路動作を省略することができ、低消費電力化が図れる。

[0099] 但し、ここでは、比較結果 MOUTaの出力より少し遅れたタイミングでリセット信号 R ETbを生成するとした力 このタイミングは遅延回路を用いてもよいし、その他どのよう な構成を用いても構わない。

[0100] 続いて、図 15に、ラッチ回路 6a、 6b、 · · ·の具体例としてラッチ回路 6を示す。ラッ チ回路 6は、ゲートに比較回路 4の出力信号 COUTを入力し、ソースが GNDに接続 された NMOSトランジスタ M5と、ゲートが NMOSトランジスタ M5のドレインに接続さ れ、ソースが VDDに接続された PMOSトランジスタ M6と、ドレインが PMOSトランジ スタ M6のドレインに接続され、ソースが GNDに接続された NMOSトランジスタ M7と 、ドレイン力 SPMOSトランジスタ M6のドレインに接続され、ソースが VDDに接続され た PMOSトランジスタ M8と、ドレインが PMOSトランジスタ M6のドレインに接続され 、ソースが GNDに接続された NMOSトランジスタ M9と、ゲートが PMOSトランジスタ M8のドレインに接続され、ソースが VDDに接続され、更にドレインが PMOSトランジ スタ M8のゲートに接続された PMOSトランジスタ M10と、ゲートが NMOSトランジス タ M9のドレインに接続され、ソースが GNDに接続され、更にドレインが NMOSトラン ジスタ M9のゲートと PMOSトランジスタ M10のドレインとに接続された NMOSトラン ジスタ Mi lとから構成され、 NMOSトランジスタ Mi lのドレインから出力信号 ROUT が出力される構成とする。

[0101] ここで、前記構成のラッチ回路 6の動作説明を行う。ラッチ回路 6では、まずリセット 信号 RETに Hを入力すると、 NMOSトランジスタ M7が ONとなり、 PMOSトランジス タ M8、 NMOSトランジスタ M9、 PMOSトランジスタ M10、及び NMOSトランジスタ Mi lで正帰還がかかり、 NMOSトランジスタ M9、 PMOSトランジスタ M10が ONと なり、出力信号 ROUTに Hが出力される。次に、リセット信号 RETに Lを入力すること によりリセット解除した後、比較回路 4の出力信号 COUTに Hが入力されると、 NMO Sトランジスタ M5、 PMOSトランジスタ M6が ONとなり、 PMOSトランジスタ M8、 NM OSトランジスタ M9、 PMOSトランジスタ M10、及び NMOSトランジスタ Mi lで正帰 還がかかり、 PMOSトランジスタ M8、 NMOSトランジスタ Mi lが ONとなり、出力信 号 ROUTが Lに変化する。

[0102] その後、 PMOSトランジスタ M8、 NMOSトランジスタ M9、 PMOSトランジスタ M10 、 NMOSトランジスタ Mi lでは正帰還が力かり続けるので、改めてリセット信号 RET に Hが入力されない限り、この値が保持され続ける。

[0103] 但し、ここでは、リセット信号 RETに Hが入力されたときに初期化されると明記したが 、ラッチ回路 6a、 6b、 · · ·の構成によっては、信号極'性は反対になっても構わない。

[0104] また、ラッチ回路 6a、 6b、 · · ·はこの構成に限らず、比較回路 4の出力信号を保持 できる構成であれば、どのような構成でも構わな 、。

[0105] 図 16に制御回路内の制御信号生成回路 10の具体例を示し、また、図 24、及び図 25に、この制御信号生成回路 10のタイミングチャートを示す。

[0106] 制御信号生成回路 10は、外部からのリセット信号 RET及び複数のラッチ回路 6a、 6b、 · · ·の出力する比較結果 MOUTa、 MOUTb、 · · ·に基づいて、トランスインピー ダンスアンプ 3の利得調整を行う為の AGC信号を生成する。

[0107] この AGC信号を生成するために、制御信号生成回路 10は、まず、比較結果 MOU Ta、 MOUTb、 · · ·の逆相信号 ZMOUTa、 /MOUTb, · · ·を生成する。

[0108] これら生成した比較結果 MOUTa、 MOUTb、 · · '及び逆相信号 ZMOUTa、 / MOUTb、 · · ·と電源電圧 VDDとを用いて、 2入力の AND演算を行う。 2入力型の A ND回路に入力する信号は、生成された比較結果に対して、前回生成された比較結 果の逆相信号を組み合わせた 2つの信号を入力するものとする。すなわち、生成され たのが、例えば、比較結果 MOUTcであった場合、この 1回前に生成された比較結 果の逆相信号 ZMOUTbと比較結果 MOUTcとを組み合わせた 2つの信号を AND 回路（図 16では AND回路 ANDOb)に入力される。同様にして、生成される比較結 果に対して AND回路 AND0a〜AND0zまでの AND演算が行われる。但し、最初 に生成される比較結果 MOUTa及び最後に生成される比較結果の逆相信号 ZMO UTzに対しては、電源電圧 VDDとの論理和が演算される。このようにして、順次生成 される比較結果に基づいて AND回路 AND0a〜AND0zの何れか 1つから Hの信 号が出力される。

[0109] 一方、トランスインピーダンスアンプ 3の利得を制御する為の設定電圧 Va、 Vb、 · · · ¥2 (¥&<¥1) < ' ' ' < ¥2)を予め用意し、各々スィッチ SWa、 SWb、 · · ·、 SWzを介し て、 AGC信号を供給するラインに接続する。これらスィッチ SWn (nは a〜zを示す）に は、上述の AND回路 AND0n (nは a〜zを示す）が対応し、例えば、 AND回路 AN DObの出力が Hのとき、スィッチ SWbが ONとなり、 AGC信号を供給するラインには、 設定電圧 Vbが出力される。

[0110] このように、出力される比較結果 MOUTa、 MOUTb、 · · ·に応じて、順次設定電圧 Va、 Vb、 · · ·、 Vzが選択され、 AGC信号として、例えば図 18のようなトランスインピ 一ダンスアンプ 3の AGC信号入力ゲートへ入力され、利得調整が行われる。

[0111] 但しここでは、 AND回路を用いた力 順次設定電圧 Va、 Vb、 · · ·、 Vzを選択でき る構成であれば、どのような論理回路でも、また、アナログ回路でも構わない。

[0112] また、 AGC信号として、設定電圧 Va、 Vb、 · · ·、 Vz(Va<Vb< · · ·く Vz)を設定したが 、電圧の関係はこの限りではない。

[0113] 更に、トランスインピーダンスアンプ 3の出力 OUTが基準値 VB1を下回っていたと き、比較回路 4の出力をラッチ回路 6nでラッチした比較結果 MOUTnを Lとしたが、 比較回路 4、ラッチ回路 6ηの構成により極性が反対になっても構わない。但し、ここ で ηは a〜zを示すものとする。

[0114] またここでは、 AGC信号をトランスインピーダンスアンプ 3に出力するラインを 1本と したが、複数の AGC信号 a、 AGC信号 b、 · · ·を生成し、例えば図 19のようなトランス インピーダンスアンプ 3へ入力し、利得調整を行っても構わな!/、。

[0115] また、ここでは設定電圧 Va、 Vb、…、 Vzを選択した力 設定電圧を選択するので はなぐロジックレベルの電圧を出力し、例えば図 20、図 21のようなトランスインピー ダンスアンプ 3へ入力、スィッチを ON、 OFFして利得調整を行っても構わない。

[0116] 更に、直接比較結果 MOUTa、 MOUTb、 · · ·を利用して制御を行っても構わない

[0117] 図 16に示す制御信号生成回路 10では、更に、外部力ものリセット信号 RETと複数 のラッチ回路 6a、 6b、 · · ·の比較結果 MOUTa、 MOUTb、 · · ·とに基づいて複数の ラッチ回路 6a、 61)、 · · ·に各々入力するリセット信号 RETa、 RETb、 · · ·を生成し、こ れらリセット信号 RETa、 RETb、 · · ·を生成する為に、インバータ回路 INV2a及び 3 入力の NAND回路 NAND2b、 NAND2c、 · · 'NAND2zを備える。

[0118] まず、制御信号生成回路 10では、比較結果 MOUTa、 MOUTb、 · · ·の逆相信号 /MOUTa, ZMOUTb、 · · ·が生成される。

[0119] ここで、リセット信号 RETaは、インバータ回路 INV2aの出力とし、この入力端子に は外部力も入力されるリセット信号 RETが入力される。また、リセット信号 RETb〜RE Tzは、 NAND回路 NAND2b〜NAND2zの出力とし、それぞれの NAND回路に は、リセット信号 RET、逆相信号 ZMOUTa〜ZMOUTy、及び、遅延回路 Delaya 〜Delayyを介した逆相信号 ZMOUTa〜ZMOUTyが入力される。例えば、リセッ ト信号 RETcの生成は、 NAND回路 NAND2cにより行われ、 NAND回路 NAND2 cに入力される外部からのリセット信号 RETが Hであり、また、逆相信号 ZMOUTbと して Hが入力されて力も Delaybの遅延時間が経過した後に、 NAND回路 NAND2 cの全ての入力が Hとなり、この出力であるリセット信号 RETcは Lレベルとなり、それ 以外の場合は Hレベルの値となる。

[0120] 本実施の形態では、リセット信号 RETa〜RETzが値 Hをとる間は、これらが入力さ れるラッチ回路 6a〜6zはリセット状態であり、 H→Lとなることによりリセットが解除され る。

[0121] このように、順次比較結果 ZMOUTa、 /MOUTb, · · ·を遅延させたリセット信号 RETa、 RETb、 · · ·を生成し、ラッチ回路 6a、 6b、 · · ·に入力することにより、ラッチ回 路 6a、 6b、 · · ·では順次リセットが解除され、ラッチ動作が行なわれる。

[0122] ここで、リセット信号 RETを NANDへの入力信号の 1つに加えたのは、リセット信号 RETb、 RETc, · · ·、 RETzの初期リセットを行う為である。

[0123] また、トランスインピーダンスアンプ 3の出力 OUTが基準値 VB1を上回ると、比較回 路 4から Lが出力されるので、ラッチ回路 6nの出力 ZMOUTnはずつと Lのままとなり 、リセット信号 RETn+1によるラッチ回路 6η+1の新たなリセット解除は停止される。こ のことにより、トランスインピーダンスアンプ 3の利得調整の必要がなくなると、それ以 降のラッチ回路動作は停止でき、無駄な回路動作がなくなることによる低消費電力化 が図れる。

[0124] 但しここでは、リセット信号 RETnの出力値が Ηの間はリセットされ、 H→Lでラッチ 回路 6nのリセットが解除されるとした力 ラッチ回路 6nの構成により、極性が反対に なっても構わない。

[0125] ここで、前記構成の制御信号生成回路 10の動作を図 24及び図 25のタイミングチヤ ートを用いて説明する。

[0126] 図 24は、トランスインピーダンスアンプ 3の入力信号 TIA— INに対する出力信号 TI A— OUTの変化を、逆相信号 ZMOUTa、 /MOUTb, · · ·、 ZMOUTg及びスィ ツチ SWa、 SWb、 · · ·、 SWgの動作に対して示した図であり、図 25は、図 24に示し たのと同一のトランスインピーダンスアンプ 3の入力信号 TIA— INに対する出力信号 TIA— OUTの変化を、逆相信号 ZMOUTa、 /MOUTb, · · ·、 ZMOUTg及びリ セット信号 RET、 RETa、 RETb、 · · ·、 RETgの動作に対して示した図である。尚、図 24及び図 25に示した TIA INはトランスインピーダンスアンプ 3の入力信号、 TIA —OUTはトランスインピーダンスアンプ 3の出力信号、また、 Vrefは、比較回路 4に おいて出力信号 TIA— OUTと比較される比較値を示す。

[0127] 図 24及び図 25では、時刻 tlにおいてトランスインピーダンスアンプ 3に入力信号 T IA— INが入力されることを示して!/、る。

[0128] ここでは先ず、図 25に示すように、時刻 tOでは、ラッチ回路 6aのリセット信号 RETa が解除されており、且つ、出力信号 TIA— OUTが比較回路 4の比較値 Vrefを上回 つているので、ラッチ回路 6aの出力する比較結果 MOUTaの値は H (比較結果 ZM OUTaの値は L)であり、図 16の制御信号生成回路 10における AND回路 ANDOa は値 Hを出力する。これにより、図 24に示すように、スィッチ SWaは選択され、設定 電圧 Vaが AGC信号としてトランスインピーダンスアンプ 3に入力される。

[0129] 時刻 tlでは、この設定電圧 Vaによる AGC信号で設定されるトランスインピーダンス アンプ 3の利得による時刻 tlの入力信号 TIA— INに対する出力信号 TIA— OUTは 、比較回路 4の比較値 Vrefを下回ることが示されている。このため、比較結果 MOU Taは Lに、すなわち、逆相信号 ZMOUTaは Hになり、図 16に示した NAND回路 N AND2bにより、所定の遅延時間経過後にラッチ回路 6bのリセットが解除され、ラッチ 回路 6bに新たな比較結果 MOUTbが保持される。これにより、図 16の制御信号生 成回路 10の AND回路 ANDOaは L、また、 AND回路 ANDObは Hとなり、スィッチ S Wbが選択されることにより、トランスインピーダンスアンプ 3には、設定電圧 Vbが入力 されること〖こなる。

[0130] 時刻 t2では、この設定電圧 Vbを受けて利得調整されたトランスインピーダンスアン プ 3により、新たに出力される出力信号 TIA— OUTの値が少し上昇している。しかし 、比較値 Vrefに対しては、依然、下回っているため、更に、ラッチ回路 6cのリセットが 解除される。これにより、前記同様に制御信号生成回路 10の AND回路 ANDOcは Hとなり、スィッチ SWcが選択されることにより、トランスインピーダンスアンプ 3には、 設定電圧 Vcが入力される。

[0131] 時刻 t3では、この設定電圧 Vcによる利得調整により、出力信号 TIA— OUTが比 較値 Vrefを上回ることが示される。このようにして、トランスインピーダンスアンプ 3の 利得が適正に調整される。図 24では、入力信号 TIA INのレベルが時刻 t4まで変 化しな 、ので、この状態が時刻 t4まで保持される。

[0132] し力し、時刻 t4において、入力信号 TIA— INのレベルが上昇するので、これに対し て、出力信号 TIA— OUTも変化し、再び、比較値 Vrefを下回る。そして、これ以降 は、上述の動作と同様に、出力信号 TIA— OUTが比較値 Vrefを上回るまで、利得 調整が行われる。

[0133] (第 2の実施の形態）

次に、図 8を用いて、本発明の受信回路の第 2の実施の形態について説明を行う。

[0134] 本実施の形態における受信回路は、第 1の実施の形態の受信回路の制御回路 5が ラッチ回路により、比較回路 4の比較結果を保持していた構成に対して、レジスタ回 路により順次比較回路 4の比較結果を保持する構成において第 1の実施の形態と異 なる。

[0135] ここでは、レジスタ回路以外については、第 1の実施の形態に示しているので、同 一部分の説明は省略する。

[0136] 図 8に示す本実施の形態における受信回路が備える制御回路 5は、比較回路 4か ら出力される比較結果を順次保持するシフトレジスタ回路 l la、 l ib, · · ·と、シフトレ ジスタ回路 l la、 l ib, · · ·の出力結果 MOUTa、 MOUTb、 · · ·に基づいてトランス インピーダンスアンプ 3の利得調整を行う為の制御信号である AGC信号 20を生成す る制御信号生成回路 7とから構成される。

[0137] ここで、前記構成の制御回路 5について動作説明を行う。制御回路 5ではまず、シ フトレジスタ回路 l la、 l ib,…にリセット信号 RETが入力され、初期化される。

[0138] 次に、前記シフトレジスタ回路 l la、 l ib, · · ·のリセット信号 RETが解除されると、 その後、シフトレジスタ回路 11aから比較結果 MOUT2aとして値 Hが出力され、この 結果より制御信号生成回路 7では、トランスインピーダンスアンプ 3の利得調整を行う 為の AGC信号 20を出力し、トランスインピーダンスアンプ 3は調整された利得にお!ヽ て増幅した信号を出力する。次に、調整された利得において、トランスインピーダンス アンプ 3の出力信号が尚且つ基準値 VB1を下回る場合、シフトレジスタ回路 l la、 1 lbから比較結果 MOUT2a、 MOUT2bとして値 Hが出力され、この結果より制御信 号生成回路 7では、トランスインピーダンスアンプ 3の利得調整を行う為の AGC信号 20を出力し、トランスインピーダンスアンプ 3は調整された利得にぉ 、て増幅した信 号を出力する。

[0139] 以後、トランスインピーダンスアンプ 3の出力信号が基準値 VB1を下回る限り、シフ トレジスタは動作し、トランスインピーダンスアンプ 3の利得を調整し続ける。そして、ト ランスインピーダンスアンプ 3の出力信号が基準値 VB1を上回ると、シフトレジスタの 変化は止まるので、その後は、その際に設定された適正なシフトレジスタの出力に応 じた (AGC信号に応じた)利得を保持し続ける。

[0140] この装置では、複雑なリセット信号作成が不要であり、 Hレベルの信号が入力される 毎に応答できるので、高速応答可能な構成となる。

[0141] また、第 1の実施の形態における場合と同様に、制御回路 5にリセット信号 RETを 用いることにより、バースト信号等の不連続信号への対応が可能となる。

[0142] 但しここでは、出力信号 OUTが基準値 VB1を下回ると、比較回路 4より比較結果

MOUTnに対して値 Hが出力されると明記したが、基準値 VB 1の設定の仕方や比 較回路 4の構成等により、値 Lが出力されても構わない。

[0143] 更に、ここでは、制御信号生成回路 7より、トランスインピーダンスアンプ 3の利得調 整を行う為の AGC信号 20を出力すると明記した力 出力結果 MOUTa、 MOUTb、

• · ·をそのまま制御信号に使用してもよい。

[0144] (第 3の実施の形態）

次に、図 9を用いて、本発明の受信回路の第 3の実施の形態について説明を行う。

[0145] 図 9に示す本実施の形態における受信回路は、トランスインピーダンスアンプ 3の出 力の中間値を生成する基準値生成回路 12、トランスインピーダンスアンプの出力と 基準値生成回路 12の出力とを入力し、差動信号を生成する差動増幅回路 13を追カロ した構成において第 1の実施の形態と異なる。

[0146] データ通信等、後段のアンプ回路で差動信号が必要な場合には、本発明の第 1の 実施の形態の構成では、出力信号 OUTはシングルの信号である為、本発明のような シングル 差動変換が必要となる。

[0147] また、任意のタイミングで、基準値生成回路 12にリセット信号（中間値リセット信号） を入れて初期化を行うことができることにより、バースト信号等、不連続信号に対して も応答可能となる。

[0148] また、基準値生成回路 12は、トランスインピーダンスアンプ 3の出力の最小値と最 大値を検出し、そこから中間値を求めてもよいし、中間値をそのまま求めてもよいし、 中間値を生成できるものであれば、どのような構成でも構わな 、。

[0149] ここでは、上記構成以外については、第 1の実施の形態に示しているので、同一部 分の説明は省略する。

[0150] 図 10に本実施の形態における受信回路の基準値生成回路 12の具体例を示す。

[0151] 基準値生成回路 12は、トランスインピーダンスアンプ 3の出力 OUTに並列に接続 された 2つ以上の基準値生成回路（中間値生成回路） 12a、 12b、 · · ·と、これら基準 値生成回路 12a、 12b、…に直列に接続された各々の出力を選択するスィッチ（中 間値選択スィッチ) MSWa、 MSWb、 · · ·とから構成され、差動増幅回路 13は、トラン スインピーダンスアンプ 3の出力と、前記基準値生成回路 12の出力とを入力し、差動 出力（差動信号) OUTA及び OUTBを出力する。

[0152] ここで、前記構成の基準値生成回路 12について動作説明を行う。各々の基準値生 成回路 12a、 12b、 · · ·には、まず初期化の為のリセット信号（中間値リセット信号) RE T2a、 RET2b、 · · ·が入力され、各々の有する中間値が初期化される。次に、トランス インピーダンスアンプ 3からの出力信号 OUTが入力されると、まずリセット信号 RET2 aを解除し、基準値生成回路 12aを動作させると共に、基準値生成回路 12aに直列 に接続されたスィッチ MSWaに ONする選択信号 MSWSaを入力し、基準値生成回 路 12aの出力を差動増幅回路 13に接続する。この時、基準値生成回路 12a以外の 基準値生成回路 12b、…はリセットされ、基準値生成回路 12b、…に直列に接続さ れたスィッチ MSWb、 · · ·には OFFする選択信号 MSWSb、 · · ·が入力されて、差動 増幅回路 13との接続は切断されている。

[0153] 次に、トランスインピーダンスアンプ 3の利得が変化した場合には、出力振幅が変化 するので、変化後の正確な中間値を生成する為に、新たに基準値生成回路 12bを 使用するとし、リセット信号 RET2bを解除し、基準値生成回路 12bを動作させると共 に、基準値生成回路 12bに直列に接続されたスィッチ MSWbに ONする選択信号 M SWSbを入力し、基準値生成回路 12bの出力を差動増幅回路 13に接続する。この 時、基準値生成回路 12aには再度リセット RET2aを入力し、基準値生成回路 12aに 直列に接続されたスィッチ MSWaには OFFする選択信号 MSWSaを入力し、接続 を切断する。

[0154] このように 2つ以上の基準値生成回路 12a、 12b、 · · ·を適時切り替えることにより、 常にその時々に適正な基準値を作成する。

[0155] また、基準値生成回路 12の切り替え方法として、 2つの基準値生成回路 12a、 12b を交互に使用しても構わない。特に、基準値生成回路 12a、 12bを交互に使用する 方法は、少ない構成要素で、且つ常に正確な基準値生成が可能であり、非常に効 果的な基準値生成手法である。

[0156] また、初期のみトランスインピーダンスアンプ 3の利得調整が大き 、場合には、初期 のみ基準値生成回路 12aを使用し、それ以降は基準値生成回路 12b、 · · ·を順次又 は交互に使用するといつたように、基準値生成回路 12a、 12b、 · · ·を切り替えてもよ い。

[0157] また、選択信号 MSWSa、 MSWSb、 · · ·の切り替えは、トランスインピーダンスアン プ 3の利得が変化した場合と明記したが、適正な基準値作成が出来るタイミングであ ればこの限りではない。

[0158] 次に図 11、図 12を用いて本実施の形態における受信回路の制御回路 14の具体 例を示す。

[0159] 図 11の受信回路における制御回路 14では、比較回路 4の比較結果と外部力も入 力されるリセット信号 RETとに基づいて、基準値生成回路 12の構成要素である基準 値生成回路（中間値生成回路） 12a、 12b、…の基準値をリセットするリセット信号 R ET2a、RET2b、…及び基準値生成回路 12a、 12b、…を差動増幅回路 13に接 続するスィッチ（中間値選択スィッチ） MSWSa、 MSWSb、 · · ·を ON、 OFFする信 号を出力する。この制御回路 14の詳細な構成について図 12を用いて説明する。

[0160] 制御回路 14は、複数のラッチ回路 6a、 6b、 · · ·と、外部からのリセット信号 RETと複 数のラッチ回路 6a、 6b、 · · ·の比較結果 MOUTa、 MOUTb、 · · ·をもとにトランスィ ンピーダンスアンプ 3の利得調整を行う為の AGC信号 20を生成すると共に、複数の ラッチ回路 6a、 6b、 · · ·に各々入力するリセット信号 (保持値リセット信号) RETa、 RE Tb、…と、基準値生成回路 12a、 12b、…に各々入力するリセット信号（中間値リセ ット信号) RET2a、 RET2b、 · · ·と、基準値生成回路 12a、 12b、 · · ·の出力を選択す るスィッチ MSWa、 MSWb、 · · ·への選択信号（中間値選択スィッチの開閉信号) M SWSa、 MSWSb、 · · ·を生成する制御信号生成回路 15から構成される。

[0161] ここで、前記構成の制御回路 14について動作説明を行う。制御回路 14の備える制 御信号生成回路 15は、外部からのリセット信号 RETに基づいて、リセット信号 RETa 、 RETb、 · · ·によりラッチ回路 6a、 6b、 · · ·の初期化を行う。また、リセット信号 RET2 a、RET2b、…により基準値生成回路 12a、 12b、…の初期化を行う。

[0162] 次に、制御信号生成回路 15は、ラッチ回路 6aをリセット解除する信号に切り替えた リセット信号 RETaをラッチ回路 6aに入力して比較回路の出力を保持する動作状態 にし、また同様に、基準値生成回路 12aのリセット信号 RET2aを解除して基準値生 成回路 12aを動作させ、出力を選択するスィッチ MSWaへの選択信号 MSWSaを O Nし、基準値生成回路 12aで生成した基準値を差動増幅回路 13に入力する。但し、 基準値生成回路 12a以外の基準値生成回路 12b、 · · ·のリセット信号 RET2b、 · · · はリセットを掛けたままとし、基準値生成回路 12b、 · · ·の出力を選択するスィッチ MS Wb、 · · 'への選択信号 MSWSb、 · · ·は OFFとする。

[0163] 次に、ラッチ回路 6aが比較回路 4の比較結果を保持し、比較結果 MOUTaが出力 されると、トランスインピーダンスアンプ 3に、利得調整を行うための AGC信号 20を出 力し、トランスインピーダンスアンプ 3では、新たに設定された利得で、入力電流を増 幅する。基準値生成回路 12bでは、トランスインピーダンスアンプ 3で新たに設定され た利得での正確な中間値を生成する為、リセット信号 RET2bでリセットの解除を行 ヽ 、基準値生成回路 12bを動作させると共に、出力を選択するスィッチ MSWbへの選 択信号 MSWSbを ONする。またこの時、基準値生成回路 12aをリセット信号 RET2a で再びリセットし、基準値生成回路 12aの出力を選択するスィッチ MSWaへの選択 信号 MSWSaを OFFし、接続を切断する。但し、基準値生成回路 12c、 · · ·のリセット 信号 RET2cはリセットが掛力 たままとし、基準値生成回路 12c、 · · ·の出力を選択 するスィッチ MSWc、 · · 'への選択信号 MSWSc、 · · ·は OFFとする。更に、ラッチ回 路 6bでは、トランスインピーダンスアンプ 3で新たに設定された利得での比較結果を 保持する為、ラッチ回路 6bのリセット解除を行うリセット信号 RETbを入力し、比較結 果を保持する。

[0164] ここで、リセット信号 RETbは、トランスインピーダンスアンプ 3での利得調整時の変 動を受けな 、よう、ラッチ回路 6aの比較結果 MOUTaより少し遅れたタイミングで生 成される。また、リセット信号 RET2a、 RET2b、 · · ·、選択信号 MSWSa、 MSWSb、 • · 'も、トランスインピーダンスアンプ 3での利得調整時の変動を受けないよう、ラッチ 回路 6aの比較結果 MOUTaより少し遅れたタイミングで生成される。

[0165] このように、本構成では、比較結果 MOUTa、 MOUTb、 · · ·をもとにリセット信号 R ETa、 RETb, · · ·、リセット信号 RET2a、 RET2b、 · · ·、及び、選択信号 MSWSa、 MSWSb、…を生成するので、高精度な比較結果の保持、トランスインピーダンスァ ンプ 3の利得制御、トランスインピーダンスアンプ 3の正確な中間値の生成が可能な 構成を実現できる。

[0166] また、トランスインピーダンスアンプ 3の利得調整の必要がなくなった場合、すなわ ち、比較回路 4において、トランスインピーダンスアンプ 3の出力 OUTの値が基準値 VB1を上回った場合であっても、ストップ信号を用いずに、リセット信号 RETa、 RET b、 · · ·の新たな生成を停止することが可能であり、従って、無駄な比較動作やラッチ 動作が不要となり、低消費電力化が図れる。

[0167] 但しここで、リセット信号 RETbはラッチ回路 6aの比較結果 MOUTaより少し遅れた タイミングで生成されるとしたが、この遅れたタイミングの生成は遅延回路を用 ヽても よいし、その他どのような構成を用いても構わない。

[0168] また、リセット信号 RET2a、 RET2b、 · · ·、及び、選択信号 MSWSa、 MSWSb、 · · •はラッチ回路 6aの比較結果 MOUTaより少し遅れたタイミングで生成されるとしたが 、この遅れたタイミングの生成は遅延回路を用いてもよいし、ゲート遅延を用いてもよ いし、その他どのような構成を用いても構わない。

[0169] 更に、前記構成は複数の基準値生成回路 12a、 12b、 · · ·を使用する場合を示した 力 複数の基準値生成回路を順次使用してもよいし、 2個又は複数の基準値生成回 路を交互に使用してもよいし、使用方法は、高精度な基準値を生成できる構成であ れば、どのような構成でも構わない。 [0170] また、ここでは複数のラッチ回路 6a、 6b、 · · ·の比較結果 MOUTa、 MOUTb、 · · · を元に説明した力 これらに替えて比較結果 MOUTa、 MOUTb、 · · ·を保持するシ フトレジスタ回路 l la、 l ib, · · ·を用いて、上述の、トランスインピーダンスアンプ 3の 利得調整を行う AGC信号 20、シフトレジスタ回路 l la、 l ib, · · ·をリセットするリセッ ト信号 RETa、 RETb、 · · ·、また、基準値生成回路 12a、 12b、 · · ·の基準値をリセッ トするリセット信号 RET2a、 RET2b、 · · ·、及び、選択信号 MSWSa、 MSWSb, · · · を生成してもよい。またそれ以外の、比較回路の比較結果を保持する構成を使用し ても構わない。

[0171] 以下、図 17に制御信号生成回路 15の具体例を示し、この制御信号生成回路 15の タイミングチャートを図 24及び図 26に示す。

[0172] 図 17に示す回路は、外部力ものリセット信号 RETと複数のラッチ回路 6a、 6b、 · · · の比較結果 MOUTa、 MOUTb、 · · ·をもとに、基準値生成回路 12a、 12bへのリセ ット信号 RET2a、 RET2b、及び、選択信号 MSWSa、 MSWSbを生成する。

[0173] 制御信号生成回路 15は、図 16に示した制御信号生成回路 10に、上記図 17の回 路を追加した構成である。

[0174] まず、比較結果 MOUTa、 MOUTb、 · · ·の逆相信号 ZMOUTa、 /MOUTb, · • ·を生成する。次に、比較結果 MOUTn及びその逆相信号 ZMOUTnの ANDを A ND回路 ANDnにより演算する。但し、ここで nは a、 b、 c、 · · ·、 zを示すものとする。 続いて、これら ANDの結果に対する NOR演算を NOR回路 NORにより行い、その 出力を、スィッチ MSWaを選択する選択信号 MSWSaとする。

[0175] また、逆相信号 ZMOUTn及び比較結果 MOUTnの AND演算を AND回路 AN D2nにより行う。そして、これに続いて、これら ANDの演算結果に対する OR演算を OR回路 ORにより行い、その出力を、スィッチ MSWbを選択する選択信号 MSWSb とする。

[0176] また、前記選択信号 MSWSbを生成する回路と同じ構成の回路を、 OR回路 OR2 及び AND回路 AND3a、 AND3c、 · · ·、 AND3yにより構成し、この OR回路 OR2 の出力とリセット信号 RETの反転信号 ZRETとの否定論理和を演算する NOR回路 NOR2を追加した回路の出力をリセット信号 RET2aとし、更に、前記選択信号 MSW Sbを生成する回路と同じ構成の回路を、 OR回路 OR3及び AND回路 AND4a、 AN D4c、 · · ·、 AND4yにより構成し、この出力をリセット信号 RET2bとする。

[0177] ここで得られた選択信号 MSWSaは、基準値生成回路 12aに接続されるスィッチ M SWaに、また、選択信号 MSWSbは基準値生成回路 12bに接続されるスィッチ MS Wbに入力される。

[0178] 上記構成において、図 12に示す制御回路 14の動作は、図 26に示すように、トラン スインピーダンスアンプ 3の出力信号 TIA— OUTが比較値 Vrefを上回って!/、るとき 、時刻 tO以前の初期状態、すなわち、図 12の制御信号生成回路 15がリセットされて いる状態では、図 17に示す制御信号生成回路 15のリセット信号 RET2aを生成する 回路は、比較結果の逆相信号 ZMOUTa、 ZMOUTc、 · · ·、 ZMOUTy及び比較 結果 MOUTb、 MOUTd、 · · ·、 MOUTzが入力される AND回路 AND3a〜AND3 yの出力は、すべて Lであり、これにより、 OR回路 OR2の出力は Lとなる。従って、 N OR回路 NOR2には、リセット信号 RETの反転値 H及び上記 OR回路 OR2の出力値 Lとが入力され、その出力値、すなわち、リセット信号 RET2aの値は Lとなる。一方で 、選択信号 MSWSaを生成する回路では、 AND回路 ANDa〜ANDyの出力が全 て Lになることから、 NOR回路 NORの出力である選択信号 MSWSaは Hであり、スィ ツチ MSWaが選択される。この状態において、時刻 tOでリセット RETが Hになり、図 1 2の制御信号生成回路 15のリセットが解除されることにより、 NOR回路 NOR2の 2つ の入力は共に Lとなることから、その出力であるリセット信号 RET2aの値は Hになる。 また、選択信号 MSWSaはそのままであるから、選択された基準値生成回路 12aの 生成する基準値を用いて差動増幅された出力値が差動増幅回路 13より得られる。

[0179] 時刻 tlでは、出力信号 TIA— OUTが比較値 Vrefを下回り、これ〖こよりラッチ回路 6aの出力 MOUTaは L (逆相信号 ZMOUTaの値は H)となる。従って、 AND回路 AND3aの出力が Hとなり、更に、 OR回路 OR2の出力が Hとなることにより、 NOR回 路 NOR2の出力であるリセット信号 RET2aは L、すなわち、リセット状態となる。これと 同時に、 AND回路 AND3aと同様に、 AND回路 ANDa、 AND2a及び AND4aの 出力が Hとなることにより、選択信号 MSWSaが非選択、選択信号 MSWSbが選択、 また、リセット信号 RET2bが解除状態となる。従って、差動増幅回路 13には、基準値 生成回 12bの生成する基準値が用いられる。

[0180] 時刻 t2では、依然、出力信号 TIA— OUTが比較値 Vrefを上回っていることから、 ラッチ回路 6bの出力 MOUTbは L (逆相信号 ZMOUTbの値は H)となる。従って、

AND回路 ANDa、 AND2a、 AND3a及び AND4aの出力が全て Lとなり、選択信号

MSWSaが選択、選択信号 MSWSbが非選択、また、リセット信号 RET2aが解除、リ セット信号 RET2bがリセット状態となる。

[0181] 次に、時刻 t3では、出力信号 TIA— OUTが比較値 Vrefを上回り、トランスインピー ダンスアンプ 3の利得が適正に調整されたことにより、ラッチ回路の出力値は時刻 t2 のままとなる。従って、選択信号 MSWSa、 MSWSb及びリセット信号 RET2a、 RET

2bの状態は、時刻 t2の時と同じである。

[0182] この状態は、時刻 t4において、出力信号 TIA— OUTが再び、比較値 Vrefを下回 るまで保持される。そして、時刻 t4以降は、出力信号 TIA— OUTと比較値 Vrefとの 関係に応じて、時刻 tl〜t3に示した動作の切り替えが行われる。

[0183] 上記に示した構成から、選択信号 MSWSaと選択信号 MSWSbとは、互いに逆相 の関係にあるため、基準値生成回路 12a及び 12bは、比較結果 MOUTa、 MOUTb

、…の出力に応じて、交互に使用される構成となる。

[0184] 但しここでは、 2つの基準値生成回路 12a及び 12bを交互に使用するとした力 複 数の基準値生成回路 12a、 12b、 · · ·を利用する場合は順次選択する信号を生成す ればよい。

[0185] また、基準値生成回路 12a、 12bは比較結果 MOUTa、 MOUTb, · · ·の出力に応 じてリセットされると明記した力 最適な中間値を作成できる構成であれば、どのような タイミングでも構わない。

[0186] 本実施の形態において図 17に示したリセット信号 RET2a及び RET2bを生成する 回路は、選択信号 MSWSa及び MSWSbと同様の構成を用いた力 同じタイミング の信号が作れる構成であれば、この限りでな 、。

[0187] 尚、ここでは、制御回路 7、 9、 10、 15の構成例として、図 16、図 17の構成を示した 1S 外部からのリセット信号 RETと複数のラッチ回路 6a、 6b、 · · ·の比較結果 MOUT a、 MOUTb, · · ·をもとにトランスインピーダンスアンプ 3の禾 IJ得調整を行う為の AGC 信号 20を生成し、複数のラッチ回路 6a、 6b、 · · ·に各々入力するリセット信号 RETa 、 RETb、 · · ·を生成し、基準値生成回路 12a、 12b、 · · ·に各々入力するリセット信号 RET2a、 RET2b、 · · ·を生成し、また、出力を選択するスィッチ MS Wa、 MSWb、 · · •への選択信号 MSWSa、 MSWSb、 · · ·を生成できる構成であれば、どのような構 成でも構わない。

[0188] (第 4の実施の形態）

次に、図 13を用いて、本発明の受信回路の第 4の実施の形態について説明を行う

[0189] 図 13に示す本実施の形態における受信回路は、本発明の第 1の実施の形態の構 成における比較回路 4 (第 1の比較回路）に並列に、ある所望の基準値 (第 2の比較 値) VB2と、トランスインピーダンスアンプ 3の出力と基準値 VB2を比較し比較結果を 出力する比較回路 (第 2の比較回路） 16を追加し、これら比較回路 4および 6の比較 結果に基づ 、て制御回路 5が、トランスインピーダンスアンプ 3の利得調整のための AGC信号 20を出力する構成である。

[0190] ここでは、上記構成以外については、第 1の実施の形態に示しているので、同一部 分の説明は省略する。

[0191] ここで、前記構成の説明を行う。トランスインピーダンスアンプ 3では、入力電流を増 幅し出力する。比較回路 4では、トランスインピーダンスアンプ 3の調整された利得で の出力信号 OUTと、ある所望の値に設定した基準値 (第 1の比較値) VB1を比較し、 出力信号 OUTが基準値 VB1を下回った場合には、比較回路 4からは、出力信号 O UTが基準値 VB1を下回ったという信号を出力する。制御回路 5では、比較信号を保 持し、トランスインピーダンスアンプ 3の利得を調整する為の制御信号を出力する。こ れにより、トランスインピーダンスアンプ 3では、制御信号により調整された利得で、入 力電流を増幅し出力する。更に、比較回路 4では、トランスインピーダンスアンプ 3の 調整された利得での出力信号 OUTと、ある所望の値に設定した基準値 VB1を比較 し、出力信号 OUTが基準値 VB1を下回った場合には、比較回路 4からは、出力信 号 OUTが基準値 VB1を下回ったという信号を出力する。このように、トランスインピー ダンスアンプ 3の出力信号が基準値 VB1を上回るまで、比較回路 4は比較し続け、制 御回路 5は制御信号を出力し、トランスインピーダンスアンプ 3の利得を調整し続ける

[0192] しかしこの方式において、トランスインピーダンスアンプ 3の利得の切り替えたときに 、出力振幅が急激に小さくなりすぎてしまう可能性がある。そこで、本発明ではさらに 、比較回路 16で、トランスインピーダンスアンプ 3の調整された利得での出力信号 O UTと、ある所望の値に設定した基準値 VB2とを比較し、比較結果を出力する。そし てこの結果より、トランスインピーダンスアンプ 3の出力信号が基準値 VB2を上回った 場合には、トランスインピーダンスアンプ 3の出力 OUTの利得調整が過剰に働き、利 得調整前後でのトランスインピーダンスアンプ 3の出力振幅の変化が大きくなり過ぎた とみなし、制御回路 5は、この利得を下げるために、トランスインピーダンスアンプ 3へ 利得調整の AGC信号 20を出力し、トランスインピーダンスアンプ 3の利得を大きくす るように調整する。

[0193] 但しこのとき用いる比較回路 4及び比較回路 16は同じ構成を用いてもよいし、異な る構成を用いても構わない。

[0194] 図 23に、トランスインピーダンスアンプ 3の入力信号 INと、トランスインピーダンスァ ンプ 3の出力信号 OUTと、あらかじめ設定した所定の基準電圧 VB1、 VB2との比較 動作のタイミングチャートを示す。出力信号 OUTが基準電圧 VB1を下回っている時 刻 ta〜teの間は、トランスインピーダンスアンプ 3の利得が小さくなるように、出力信号 OUTの振幅が小さくなるように調整されるが、利得の調整量が大き過ぎ、出力信号 OUTが基準電圧 VB2を上回ると、トランスインピーダンスアンプ 3の利得を大きくし、 出力信号 OUTの振幅が大きくなるように補正され (時刻 tf)、トランスインピーダンス アンプ 3の出力信号 OUTが基準電圧 VB 1、 VB2の間になるまで調整され続ける。

[0195] またこの図では、 Hレベルデータ毎に AGC機能が動作している力 どのようなタイミ ングで AGC機能を働力せても構わな 、。

[0196] 更に、本実施の形態においても、第 1の実施の形態における場合と同様に、制御回 路 5にリセット信号 RETを用いることにより、バースト信号等の不連続信号への対応が 可能となる。

[0197] 尚、前記第 1〜第 4の実施の形態では、入力信号が光入力の場合について説明し たが、本発明は、これに限らず、電流による入力信号に対しても同様に適用してもよ い。

産業上の利用可能性

本発明にかかる受信回路及び光受信回路は、トランスインピーダンスアンプの出力 負荷を低減し、高速動作を可能とすると共に、広ダイナミックレンジに対応した高精度 な出力調整を行うことができるものであり、広ダイナミックレンジの信号入力への対応 が要求される光通信用装置一般に活用できる。

Claims

請求の範囲

[1] 入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続され た帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと 前記トランスインピーダンスアンプの出力レベルを判定するために設定する第 1の 比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果 を出力する比較回路と、

前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比 較結果に基づ!/ヽて前記制御信号を生成し、生成した前記制御信号を前記トランスィ ンピーダンスアンプに送信する制御回路とを備え、

前記制御回路は、前記トランスインピーダンスアンプの出力が前記第 1の比較値を 上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号 を出力する

ことを特徴とする受信回路。

[2] 請求項 1記載の受信回路において、

前記トランスインピーダンスアンプは、利得調整機能を有する反転増幅器を備える ことを特徴とする受信回路。

[3] 請求項 1記載の受信回路において、

前記トランスインピーダンスアンプは、内部に有する前記反転増幅器と並列に 1つ 又は複数の MOSトランジスタを備え、

前記 MOSトランジスタの ON又は OFFの切り替えを行うことにより前記トランスイン ピーダンスアンプの利得が調整される

ことを特徴とする受信回路。

[4] 請求項 1記載の受信回路において、

前記トランスインピーダンスアンプは、利得調整用帰還抵抗とスィッチとからなる 1つ 又は複数の直列回路を、内部に有する前記反転増幅器と並列に備え、

前記スィッチを切り替えることにより前記トランスインピーダンスアンプの禾 IJ得を調整 する ことを特徴とする受信回路。

[5] 請求項 1記載の受信回路において、

前記トランスインピーダンスアンプの有する前記反転増幅器は、それぞれ特性の異 なる反転増幅器とスィッチとからなる複数の直列回路を、並列に接続した構成であり 前記スィッチは、各々の前記反転増幅器を選択的に切り替えて、前記トランスイン ピーダンスアンプの利得及び帯域を調整する

ことを特徴とする受信回路。

[6] 請求項 1記載の受信回路において、

前記制御回路は、前記比較回路から出力された前記比較結果を保持し、リセット信 号が入力されることにより、保持している前記比較結果がリセットされる

ことを特徴とする受信回路。

[7] 請求項 6記載の受信回路において、

前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラ ツチ回路と、

前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプ の利得調整を行う為の前記制御信号を生成する制御信号生成回路とを備え、 個々の前記ラッチ回路は、保持値リセット信号が入力されることにより非動作状態と なり、また、前記保持値リセット信号が順次解除されることにより、前記比較回路から 出力される前記比較結果を順次保持する動作状態になる

ことを特徴とする受信回路。

[8] 請求項 6記載の受信回路において、

前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラ ツチ回路と、

前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプ の利得調整を行う為の前記制御信号を生成し、前記トランスインピーダンスアンプへ 送信する制御信号生成回路と、

前記複数のラッチ回路へ送信することにより個々の前記ラッチ回路を非動作状態に し、また、前記ラッチ回路に対して送信を順次解除することにより前記比較回路から 出力される前記比較結果を順次保持する動作状態にする前記保持値リセット信号を 、前記リセット信号に基づ 、て生成するリセット信号生成回路とを備える

ことを特徴とする受信回路。

[9] 請求項 8記載の受信回路において、

前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基 づ 、て、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生 成すると共に、前記トランスインピーダンスアンプの出力が前記第 1の比較値を上回 つた場合に、前記リセット信号生成回路にストップ信号を送信し、その時の状態を保 持し、新たな信号を生成しない

ことを特徴とする受信回路。

[10] 請求項 8記載の受信回路において、

前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基 づ 、て、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生 成すると共に、前記トランスインピーダンスアンプの出力が前記第 1の比較値を上回 つた場合に、前記複数のラッチ回路にストップ信号を送信し、その時の状態を保持し 、新たなラッチ動作を行わない

ことを特徴とする受信回路。

[11] 請求項 6記載の受信回路において、

前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラ ツチ回路と、

前記複数のラッチ回路の出力結果及び前記制御回路に入力される前記リセット信 号に基づ 、て、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信 号と前記複数のラッチ回路に各々入力する保持値リセット信号とを生成する制御信 号生成回路とを備え、

前記複数のラッチ回路では、前記制御信号生成回路で生成された前記保持値リセ ット信号を受けて、個々の前記ラッチ回路が非動作状態になり、また、前記保持値リ セット信号が順次解除されることにより前記比較回路力 出力される前記比較結果を 順次保持する動作状態となる

ことを特徴とする受信回路。

[12] 請求項 6記載の受信回路において、

前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフ トレジスタ回路と、

前記シフトレジスタ回路の出力結果に基づいて、前記トランスインピーダンスアンプ の利得調整を行う為の前記制御信号を生成する制御信号生成回路とを備える ことを特徴とする受信回路。

[13] 入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続され た帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと 前記トランスインピーダンスアンプの出力レベルを判定するために設定する第 1の 比較値に対して前記トランスインピーダンスアンプの出力値を比較して、この比較結 果を出力する比較回路と、

前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比 較結果に基づ!ヽて前記制御信号を生成し、生成した前記制御信号を前記トランスィ ンピーダンスアンプに送信する制御回路と、

前記トランスインピーダンスアンプの前記出力値を受けて、この出力値の中間値を 生成する基準値生成回路と、

前記トランスインピーダンスアンプの前記出力値と前記基準値生成回路の出力値と 力 差動信号を生成する差動増幅回路とを備え、

前記制御回路は、前記トランスインピーダンスアンプの出力が前記第 1の比較値を 上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号 を出力する

ことを特徴とする受信回路。

[14] 請求項 13記載の受信回路において、

リセット信号が入力されることにより、前記基準値生成回路では前記中間値が初期 化され、前記制御回路では保持している前記比較結果がリセットされる ことを特徴とする受信回路。

[15] 請求項 14記載の受信回路において、

前記基準値生成回路は並列接続された 2つ以上の中間値生成回路と、 各々の前記中間値生成回路と前記差動増幅回路との間に直列に挿入され、前記 中間値生成回路を前記差動増幅回路と選択的に接続するスィッチとを備え、 直列接続された前記スィッチに、このスィッチを ONする信号が入力された時に、前 記中間値のリセットを解除する中間値リセット信号が前記中間値生成回路に入力され 、また、前記スィッチを OFFする信号が入力されたときに、前記中間値生成回路のリ セットを行う前記中間値リセット信号が入力される

ことを特徴とする受信回路。

[16] 請求項 15記載の受信回路において、

前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラ ツチ回路を備え、

前記制御回路では、前記複数のラッチ回路へ保持値リセット信号を送信すること〖こ より個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路の前記保持値リ セット信号を順次解除することにより前記比較回路力 出力される前記比較結果を順 次保持する動作状態にすると共に、前記複数のラッチ回路の出力値に基づいて、前 記中間値生成回路へ入力される前記中間値リセット信号と、前記中間値生成回路を 前記差動増幅回路へ選択的に接続する前記スィッチを ON又は OFFする信号とを 生成する

ことを特徴とする受信回路。

[17] 請求項 16記載の受信回路において、

前記制御回路は、前記リセット信号及び前記複数のラッチ回路の出力値に基づい て、前記トランスインピーダンスアンプの出力値が前記第 1の比較値を上回るまで、個 々の前記ラッチ回路に送信した前記保持値リセット信号を順次解除すると共に、前記 トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値 リセット信号及び前記スィッチを ON又は OFFする信号を生成して前記中間値を切 替選択し、また、前記トランスインピーダンスアンプの出力値が前記第 1の比較値を上 回ったときには、前記保持値リセット信号を新たに解除しない制御信号生成回路を備 える

ことを特徴とする受信回路。

[18] 請求項 15記載の受信回路において、

前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフ トレジスタ回路を備え、

前記制御回路では、前記シフトレジスタ回路へ前記リセット信号を送信することによ り前記シフトレジスタ回路を非動作状態にし、また、前記シフトレジスタ回路の前記リ セット信号を解除することにより前記比較回路力 出力される前記比較結果を順次保 持する動作状態にすると共に、前記制御回路に入力される前記リセット信号と、前記 レジスタ回路の出力値とに基づいて、前記トランスインピーダンスアンプの利得を調 整する前記制御信号を出力し、前記中間値生成回路へ入力される前記中間値リセッ ト信号と前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイツ チを ON又は OFFする信号とを生成する

ことを特徴とする受信回路。

[19] 請求項 15記載の受信回路において、

前記 2つ以上の中間値生成回路は交互に使用される

ことを特徴とする受信回路。

[20] 入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続され た帰還抵抗とからなり、制御信号を受けて利得調整されるトランスインピーダンスアン プと、

前記トランスインピーダンスアンプの出力レベルを判定するために設定する第 1の 比較値に対して前記トランスインピーダンスアンプの出力値を比較して、その比較結 果を出力する第 1の比較回路と、

前記トランスインピーダンスアンプの出力レベルを判定し、且つ、前記第 1の比較値 よりも大きい第 2の比較値に対して前記トランスインピーダンスアンプの出力値を比較 し、その比較結果を出力する第 2の比較回路と、

前記第 1の比較回路及び前記第 2の比較回路の各々の前記比較結果を保持する とともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記 制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、 前記制御回路は、前記トランスインピーダンスアンプの出力値が前記第 1の基準値 を上回るまで前記トランスインピーダンスアンプの利得調整を行い、且つ、前記第 2の 比較値を上回った場合には、前記第 2の比較値を下回るまで前記トランスインピーダ ンスアンプの利得を調整するように前記制御信号を出力する

ことを特徴とする受信回路。

[21] 受信した光の入力信号を光一電気変換し、電流による電気信号を出力する光受信 素子と、

前記光受信素子により光一電気変換された前記電流による電気信号を増幅する反 転増幅器と、前記反転増幅器の入力と出力間に接続された帰還抵抗とからなり、制 御信号を受けて利得調整されるトランスインピーダンスアンプと、

前記トランスインピーダンスアンプの出力レベルを判定するために設定する第 1の 比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果 を出力する比較回路と、

前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比 較結果に基づ!ヽて前記制御信号を生成し、生成した前記制御信号を前記トランスィ ンピーダンスアンプに送信する制御回路とを備え、

前記制御回路は前記トランスインピーダンスアンプの出力が前記第 1の比較値を上 回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を 出力する

ことを特徴とする光受信回路。

[22] 請求項 1、 13及び 20の何れか 1項に記載の受信回路において、

前記受信回路に入力される前記入力信号はバースト信号である

ことを特徴とする受信回路。

[23] 請求項 21記載の光受信回路において、

前記光受信回路に入力される前記入力信号はバースト信号である

ことを特徴とする光受信回路。