JPWO2006027965A1 - 受信回路及び光受信回路 - Google Patents

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Abstract

受信回路において、入力電流ＩＮを増幅する反転増幅器２と反転増幅器２の入出力間に接続された帰還抵抗Ｒ１からなるトランスインピーダンスアンプ３と、ある所望の基準値と、トランスインピーダンスアンプ３の出力ＯＵＴを基準値ＶＢ１と比較し比較結果を出力する比較回路４と、比較結果を保持しトランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０を生成する制御回路５とを具備する。トランスインピーダンスアンプ３は、入力されるＡＧＣ信号２０に応じて利得を調整できる機能を有する。制御回路５は、前記トランスインピーダンスアンプ３の出力ＯＵＴが基準値を上回って適正な利得となるまで、利得調整を行う。従って、広ダイナミックレンジな入力に対しても、トランスインピーダンスアンプにおける信号の飽和及び出力波形の歪みを防止できて、常に適正な受信を行い得て、且つデューティーの安定した信号を出力できる。

Description

本発明は、広ダイナミックレンジ化を実現した受信回路及び光受信回路に関するものである。
近年、情報通信の発達に伴い、光伝送の高速化、伝送容量の増大化、及び伝送距離の長距離化が求められており、非常に高度な伝送技術が要求されている。この光伝送技術の一形態としてＰＯＮ（Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ）システムがあるが、このＰＯＮシステムでは、１つの局舎と複数の加入者とを時分割多重で接続しており、各加入者から局舎への上り方向の伝送では、各加入者から局舎までの伝送距離が各々異なるため、受信するパワーレベルに大きな差が生じる。特に、高速、長距離化が求められている現在では、バースト信号間のパワーレベルの幅は更に大きくなっており、このような中で、受信した信号の大小にかかわらず適正な受信ができ、且つ、後段のアンプ回路やクロックリカバリ回路において高精度なデータ再生を行う為に、デューティーの安定した信号を出力することは、光受信回路の必須条件となっている。
しかし、従来の光受信回路では、大きな光信号が入力された場合には、トランスインピーダンスアンプ出力が飽和してしまい、波形に歪みが生じる、また、最悪の場合には出力がＨレベル又はＬレベルに張りついてしまい、波形が出力されないということが生じていた。
この対策として用いられる従来の光受信回路を図２に示す。
図２に示す光受信回路では、入力された光入力信号を光受信素子１００により光−電気変換された電流による電気信号ＩＮ１００が反転増幅器１０１に入力される。この反転増幅器１０１の入出力間には帰還抵抗Ｒ１００が並列に接続され、トランスインピーダンスアンプが構成される。更に、帰還抵抗Ｒ１０１及びダイオードＲＣの直列接続、帰還抵抗Ｒ１０２ａ及びトランジスタＭ１００ａの直列接続、また、帰還抵抗Ｒ１０３ａ及びトランジスタＭ１００ｂの直列接続が、前記トランスインピーダンスアンプの帰還抵抗Ｒ１００と並列に接続される。
このトランスインピーダンスアンプの出力は、コンパレータ１０２ａ及び１０２ｂに入力され、それぞれに設定された比較値と比較される。これら比較値は、コンパレータ１０２ａにおいては、比較値ＶＢ１００ａであり、また、コンパレータ１０２ｂにおいては、比較値ＶＢ１００ｂである。
これらコンパレータ１０２ａ及び１０２ｂにおけるそれぞれの比較結果は、データ入力端子ＤがＶＤＤ電圧に接続されたフリップフロップ１０３ａ及び１０３ｂのクロック入力端子Ｃに入力され、フリップフロップ１０３ａ及び１０３ｂの出力端子Ｑからそれぞれ出力された信号１００ａ及び信号１００ｂは、前記トランジスタＭ１００ａ及びＭ１００ｂのゲートに入力される。
前記構成により、コンパレータ１０２ａ及び１０２ｂの出力値がハイレベルになったとき、すなわち、光入力信号レベルが大きく、トランスインピーダンスアンプの出力値が、コンパレータ１０２ａ又は１０２ｂに設定された比較値ＶＢ１００ａ又はＶＢ１００ｂを下回る値となったとき、コンパレータ１０２ａ及び１０２ｂから出力される比較結果はハイレベルとなり、ハイレベルの信号がクロック入力端子Ｃに入力されたフリップフロップ１０３ａ又は１０３ｂの出力端子Ｑからはハイレベルの信号が出力される。
これにより、トランジスタＭ１００ａ又はＭ１００ｂがＯＮし、トランスインピーダンスアンプに帰還抵抗Ｒ１００とＲ１０２ａ又はＲ１０２ｂが並列になった値で帰還がかかり、その増幅率が抑えられ、出力ＯＵＴ１００の値は適正な値に抑えられる。
前記光受信回路については、特許文献１に記載があり、従来はこのようにして帰還抵抗の大きさを切り替え、大きな光信号が入力された場合には、帰還抵抗を小さく設定し、トランスインピーダンスアンプの利得を小さくすることにより飽和を防止していた。
このトランスインピーダンスアンプの出力に応じて制御信号を生成する手段としては、
（１）アナログ回路で構成された帰還型の自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ）機能を用いて制御信号を生成する手段、（２）図２に示したようにトランスインピーダンスアンプの出力振幅を数個の比較回路で判定し、その結果を用いて制御信号を生成する手段、（３）トランスインピーダンスアンプの出力振幅を多数の比較回路で判定でその結果を用いて制御信号を生成する方法があげられる。
特開２０００−３１５９２３号公報（第１図）
しかしながら、制御信号を生成する（１）の手段では、ループ時定数の問題で高速応答が不可能であり、（２）の手段では、トランスインピーダンスアンプの利得の切り替わり目でトランスインピーダンスアンプの出力振幅に大きな段差が生じてしまうため、後段のアンプ回路やクロックリカバリ回路でのデータ再生時にデータ欠けが生じ、データ品質が損なわれる可能性があり、また、この（２）の問題を回避する目的で比較回路の数を増加させる（３）の手段では、トランスインピーダンスアンプの出力ラインに多数の比較回路による負荷が付いてしまうので、特に高速動作時に、正常動作が不可能になるといった課題が生じる。
更に、（２）及び（３）の手段では、入力信号の消光比が小さい場合には、Ｌレベルでの電流量もかなり大きくなるので、この電流量の設定において、１度のみの判定では、正常なレベル（Ｈレベル）に対しての判定が正確に行われず、誤ってＬレベルに対しての判定が行われてしまう可能性もあり、ＡＧＣ機能が適正に働かないといった課題が生じる。
前記課題は、入力信号が光入力に限られるものではなく、電気信号入力に対しても同様に生じるものである。
本発明は前記課題を解決するものであり、その目的は、トランスインピーダンスアンプの利得を切り替えるときに出力振幅に生じる段差を抑えるとともに、広ダイナミックレンジな入力信号の変化に対しても正確に高速動作を行うことにある。
前記目的を解決するために、本発明の受信回路及び光受信回路は、トランスインピーダンスアンプの出力レベルを判定するための比較回路を多数用いず、１つ又は２つに限定し、トランスインピーダンスアンプの利得調整のための制御信号を生成するために比較回路の後段に設けた制御回路内に多数の判定レベルを設けることにより、トランスインピーダンスアンプの出力負荷を軽減し、高速動作を可能とする。
これにより、高速動作と、出力振幅に大きな段差を生じることの防止とを同時に実現する。
すなわち、本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
本発明は、前記受信回路において、前記トランスインピーダンスアンプは、利得調整機能を有する反転増幅器を備えることを特徴とする。
本発明は、前記受信回路において、前記トランスインピーダンスアンプは、内部に有する前記反転増幅器と並列に１つ又は複数のＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのＯＮ又はＯＦＦの切り替えを行うことにより前記トランスインピーダンスアンプの利得が調整されることを特徴とする。
本発明は、前記受信回路において、前記トランスインピーダンスアンプは、利得調整用帰還抵抗とスイッチとからなる１つ又は複数の直列回路を、内部に有する前記反転増幅器と並列に備え、前記スイッチを切り替えることにより前記トランスインピーダンスアンプの利得を調整することを特徴とする。
本発明は、前記受信回路において、前記トランスインピーダンスアンプの有する前記反転増幅器は、それぞれ特性の異なる反転増幅器とスイッチとからなる複数の直列回路を、並列に接続した構成であり、前記スイッチは、各々の前記反転増幅器を選択的に切り替えて、前記トランスインピーダンスアンプの利得及び帯域を調整することを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力された前記比較結果を保持し、リセット信号が入力されることにより、保持している前記比較結果がリセットされることを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成する制御信号生成回路とを備え、個々の前記ラッチ回路は、保持値リセット信号が入力されることにより非動作状態となり、また、前記保持値リセット信号が順次解除されることにより、前記比較回路から出力される前記比較結果を順次保持する動作状態になることを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路と、前記複数のラッチ回路へ送信することにより個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路に対して送信を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にする前記保持値リセット信号を、前記リセット信号に基づいて生成するリセット信号生成回路とを備えることを特徴とする。
本発明は、前記受信回路において、前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記リセット信号生成回路にストップ信号を送信し、その時の状態を保持し、新たな信号を生成しないことを特徴とする。
本発明は、前記受信回路において、前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記複数のラッチ回路にストップ信号を送信し、その時の状態を保持し、新たなラッチ動作を行わないことを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果及び前記制御回路に入力される前記リセット信号に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号と前記複数のラッチ回路に各々入力する保持値リセット信号とを生成する制御信号生成回路とを備え、前記複数のラッチ回路では、前記制御信号生成回路で生成された前記保持値リセット信号を受けて、個々の前記ラッチ回路が非動作状態になり、また、前記保持値リセット信号が順次解除されることにより前記比較回路から出力される前記比較結果を順次保持する動作状態となることを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフトレジスタ回路と、前記シフトレジスタ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成する制御信号生成回路とを備えることを特徴とする。
本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較して、この比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路と、前記トランスインピーダンスアンプの前記出力値を受けて、この出力値の中間値を生成する基準値生成回路と、前記トランスインピーダンスアンプの前記出力値と前記基準値生成回路の出力値とから差動信号を生成する差動増幅回路とを備え、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
本発明は、前記受信回路において、リセット信号が入力されることにより、前記基準値生成回路では前記中間値が初期化され、前記制御回路では保持している前記比較結果がリセットされることを特徴とする。
本発明は、前記受信回路において、前記基準値生成回路は並列接続された２つ以上の中間値生成回路と、各々の前記中間値生成回路と前記差動増幅回路との間に直列に挿入され、前記中間値生成回路を前記差動増幅回路と選択的に接続するスイッチとを備え、直列接続された前記スイッチに、このスイッチをＯＮする信号が入力された時に、前記中間値のリセットを解除する中間値リセット信号が前記中間値生成回路に入力され、また、前記スイッチをＯＦＦする信号が入力されたときに、前記中間値生成回路のリセットを行う前記中間値リセット信号が入力されることを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路を備え、前記制御回路では、前記複数のラッチ回路へ保持値リセット信号を送信することにより個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路の前記保持値リセット信号を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記複数のラッチ回路の出力値に基づいて、前記中間値生成回路へ入力される前記中間値リセット信号と、前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成することを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記リセット信号及び前記複数のラッチ回路の出力値に基づいて、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回るまで、個々の前記ラッチ回路に送信した前記保持値リセット信号を順次解除すると共に、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値リセット信号及び前記スイッチをＯＮ又はＯＦＦする信号を生成して前記中間値を切替選択し、また、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回ったときには、前記保持値リセット信号を新たに解除しない制御信号生成回路を備えることを特徴とする。
本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフトレジスタ回路を備え、前記制御回路では、前記シフトレジスタ回路へ前記リセット信号を送信することにより前記シフトレジスタ回路を非動作状態にし、また、前記シフトレジスタ回路の前記リセット信号を解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記制御回路に入力される前記リセット信号と、前記レジスタ回路の出力値とに基づいて、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値生成回路へ入力される前記中間値リセット信号と前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成することを特徴とする。
本発明は、前記受信回路において、前記２つ以上の中間値生成回路は交互に使用されることを特徴とする。
本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号を受けて利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較して、その比較結果を出力する第１の比較回路と、前記トランスインピーダンスアンプの出力レベルを判定し、且つ、前記第１の比較値よりも大きい第２の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する第２の比較回路と、前記第１の比較回路及び前記第２の比較回路の各々の前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記トランスインピーダンスアンプの出力値が前記第１の基準値を上回るまで前記トランスインピーダンスアンプの利得調整を行い、且つ、前記第２の比較値を上回った場合には、前記第２の比較値を下回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
本発明の光受信回路は、受信した光の入力信号を光−電気変換し、電流による電気信号を出力する光受信素子と、前記光受信素子により光−電気変換された前記電流による電気信号を増幅する反転増幅器と、前記反転増幅器の入力と出力間に接続された帰還抵抗とからなり、制御信号を受けて利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
本発明は、前記受信回路において、前記受信回路に入力される前記入力信号はバースト信号であることを特徴とする。
本発明は、前記光受信回路において、前記光受信回路に入力される前記入力信号はバースト信号であることを特徴とする。
以上により、本発明では、１つの比較回路を用いて、トランスインピーダンスアンプの出力値を比較し、この結果に基づき、制御回路で利得調整の為の制御信号を生成するので、トランスインピーダンスアンプの出力負荷を低減し、高速動作を可能とする。
更に、本発明では、トランスインピーダンスアンプの出力値を２つの比較回路により、適正な範囲の出力値となるように上限値及び下限値を示す第１及び第２の比較値を用いて比較判定し、この適正な範囲に利得が調整されるように、制御回路は制御信号を生成するので、比較回路を２つに限定して出力負荷を減らし、高速動作を実現すると共に、より適正な利得調整を行うことができる。
以上説明したように、本発明によれば、トランスインピーダンスアンプの出力部に接続されるのは比較回路が１つのみなので、トランスインピーダンスアンプの出力部の負荷を小さくでき、高速応答時にも、広ダイナミックレンジな入力光信号又は入力電気信号に対して正確な増幅動作が可能な光受信回路を実現できる。また比較回路を１つのみ使用するので、小面積、低消費電力な構成の実現が可能である。
更に、Ｌレベルデータの入力からＨレベルデータの入力へと変化する場合においても、入力Ｌレベルデータ入力後のＨレベルデータに高速に応答する構成となっているので、Ｌレベルデータ入力に対する誤反応を防ぎ、正確なＡＧＣ動作が可能となる。
加えて、入力データが一定のパワーでなく、例えばプリアンブル期間に徐々にデータが大きくなるようなデータに対しても高速に応答できるので、この場合にも正確なＡＧＣ動作が可能となる。
このような構成をとることによって、小信号から大信号まで幅広いダイナミックレンジに対応し、且つ、高精度なデータ受信が可能な光受信回路を実現することができる。
更に、本発明によれば、２つのみの比較回路を用いて、トランスインピーダンスアンプの出力値を適正な範囲に調整するので、少ない比較回路の使用による出力負荷の軽減が実現でき、高速動作且つ、更に正確な利得調整による高精度なデータ受信が可能となる。
図１は本発明の第１の実施の形態における光受信回路のブロック図である。 図２は従来例における光受信回路のブロック図である。 図３は本発明の第１の実施の形態において制御回路の具体例Ａを示す光受信回路のブロック図である。 図４は本発明の第１の実施の形態において制御回路の具体例Ｂを示す光受信回路のブロック図である。 図５は本発明の第１の実施の形態において制御回路の具体例Ｃを示す光受信回路のブロック図である。 図６は本発明の第１の実施の形態において制御回路の具体例Ｄを示す光受信回路のブロック図である。 図７は本発明の第１の実施の形態において制御回路の具体例Ｅを示す光受信回路のブロック図である。 図８は本発明の第２の実施の形態における光受信回路のブロック図である。 図９は本発明の第３の実施の形態における光受信回路のブロック図である。 図１０は本発明の第３の実施の形態において基準値生成回路の具体例Ａを示す光受信回路のブロック図である。 図１１は本発明の第３の実施の形態において基準値生成回路の具体例Ｂを示す光受信回路のブロック図である。 図１２は本発明の第３の実施の形態において基準値生成回路の具体例Ｃを示す光受信回路のブロック図である。 図１３は本発明の第４の実施の形態における光受信回路のブロック図である。 図１４は本発明の第１の実施の形態における比較回路の回路図である。 図１５は本発明の第１の実施の形態におけるラッチ回路の回路図である。 図１６は本発明の第１、第２及び第３の実施の形態における制御信号生成回路の回路図である。 図１７は本発明の第３の実施の形態における制御信号生成回路の回路図である。 図１８は本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ａを示した回路図である。 図１９は本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ｂを示した回路図である。 図２０は本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ｃを示した回路図である。 図２１は本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ｄを示した回路図である。 図２２は本発明の第１の実施の形態おけるトランスインピーダンスアンプの入出力信号のタイミングチャート図である。 図２３は本発明の第４の実施の形態におけるトランスインピーダンスアンプの入出力信号のタイミングチャート図である。 図２４は本発明の第１、第２及び第３の実施の形態における制御信号生成回路の利得切り替えスイッチについてのタイミングチャート図である。 図２５は本発明の第１及び第２の実施の形態において制御信号生成回路が出力するリセット信号についてのタイミングチャート図である。 図２６は本発明の第３の実施の形態において制御信号生成回路が出力するリセット信号及び選択スイッチについてのタイミングチャート図である。
符号の説明
２、２ａ、２ｂ、・・・ 反転増幅器
Ｒ１、Ｒ２ａ、Ｒ２ｂ、・・・ 帰還抵抗
３ トランスインピーダンスアンプ
４、１６ 比較回路
５、１４ 制御回路
６ａ、６ｂ、・・・ ラッチ回路
７、９、１０、１５ 制御信号生成回路
８ リセット信号生成回路
１１ａ、１１ｂ、・・・ シフトレジスタ回路
１２ 基準値生成回路
１２ａ、１２ｂ、・・・ 基準値生成回路
１３ 増幅回路
ＩＮ トランスインピーダンスアンプ入力信号
ＯＵＴ トランスインピーダンスアンプ出力信号
ＭＯＵＴａ、ＭＯＵＴｂ、・・・ ラッチ回路が出力する比較結果
ＭＯＵＴ２ａ、ＭＯＵＴ２ｂ、・・・ シフトレジスタ回路が出力する比較結果
／ＭＯＵＴａ、
／ＭＯＵＴｂ、・・・ ラッチ回路が出力する
比較結果の逆相信号
ＯＵＴＡ、ＯＵＴＢ 差動増幅回路出力信号
ＲＥＴ リセット信号
ＲＥＴａ、ＲＥＴｂ、・・・ 保持値リセット信号
ＲＥＴ２
、ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・ 中間値リセット信号
ＶＢ１ 基準値（第１の比較値）
ＶＢ２ 基準値（第２の比較値）
１００ａ、１００ｂ、・・・ 帰還抵抗切り替え信号
２０ ＡＧＣ信号
２１ ＳＴＯＰ信号
２２ ＳＴＯＰ２信号
ＭＳＷａ、ＭＳＷｂ、・・・ スイッチ（中間値選択スイッチ）
ＭＳＷＳａ、ＭＳＷＳｂ、・・・ 選択信号
以下、本発明の実施の形態について、図面を参照しながら説明を行う。
（第１の実施の形態）
先ず、図１を用いて、本発明の光受信回路の第１の実施の形態について説明する。
図１の光受信回路は、光の入力信号を受信し、この入力光の強度に比例した電流を出力する受光素子１と、この受光素子１により光−電気変換され、出力された電流による電気信号を増幅する為の反転増幅器２と反転増幅器２の入力ＩＮと出力ＯＵＴとの間に接続された帰還抵抗Ｒ１から構成されるトランスインピーダンスアンプ３と、トランスインピーダンスアンプ３の出力を受けて、この出力と、ある所望の値に設定した基準値（第１の比較値）ＶＢ１とを比較し、トランスインピーダンスアンプ３の出力レベルを判定し、この比較結果を出力する比較回路４と、比較回路４の比較結果を保持し、この比較結果に応じてトランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号（利得調整の為の制御信号）２０を生成する制御回路５から構成される。
但し、トランスインピーダンスアンプ３はＡＧＣ信号２０の入力に応じて、利得を調整できる機能を有しているものとする。また、本実施の形態における制御回路５は、過大な入力信号が入力された場合に、利得を小さく制御するように働くものとする。
ここで、前記構成による光受信回路の動作説明を行う。まず、受光素子１に小振幅の入力光を受信した場合、受光素子１では、入力光の強度に比例した電流を出力し、トランスインピーダンスアンプ３では、小振幅の入力電流を増幅して出力する。比較回路４では、トランスインピーダンスアンプ３の出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１とを比較し、この比較結果を出力する。しかし、小振幅の電流が入力された場合には、トランスインピーダンスアンプ３の反転増幅された出力信号振幅は小さく、ある所望の値に設定した基準値ＶＢ１を下回らないので、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号は出力されず、制御回路５からも、トランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０は出力されない。従って、トランスインピーダンスアンプ３は常に一定の利得で、入力電流を増幅し出力し続ける。
次に、受光素子１に大振幅の入力光を受信した場合、受光素子１では、入力光に比例した電流を出力し、トランスインピーダンスアンプ３では、大振幅の入力電流を増幅して出力する。比較回路４では、トランスインピーダンスアンプ３の反転増幅された出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１とを比較し、出力信号ＯＵＴが基準値ＶＢ１を下回る過大な信号であった場合には、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号を出力する。この比較信号を受けた制御回路５では、受けた比較信号を保持するとともに、トランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０を出力する。トランスインピーダンスアンプ３では、制御信号５から受けたＡＧＣ信号２０により利得を抑えるよう調整され、新たに設定された利得により入力電流を増幅し、出力する。この利得調整後の出力信号ＯＵＴを受けて、比較回路４では、更に、トランスインピーダンスアンプ３の新たに設定された利得による出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１とを比較し、尚且つ、出力信号ＯＵＴが基準値ＶＢ１を下回る場合には、再度、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号を出力する。このように、トランスインピーダンスアンプの出力信号が基準値ＶＢ１を下回っている間は、比較回路４は信号レベルの比較を継続し、制御回路５は比較回路４からの比較結果を保持すると共に、ＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３の利得を調整し続ける。そして、トランスインピーダンスアンプ３の利得が低く抑えられ、出力信号ＯＵＴが基準値ＶＢ１を上回ると、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号は出力されなくなり、制御回路５からはその時設定されているＡＧＣ信号２０が出力され続け、トランスインピーダンスアンプ３はその時設定されている利得で、入力電流を増幅し出力し続ける。
但しここでは、出力信号ＯＵＴが基準値ＶＢ１を下回った場合には、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号が出力されると説明したが、出力信号ＯＵＴが基準値ＶＢ１を上回った場合には、比較回路４から、出力信号ＯＵＴが基準値ＶＢ１を上回ったことを示す信号を出力するような、基準値ＶＢ１の設定の仕方、比較回路４の構成等を用いても構わない。
同様に、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を上回るまで比較し続けると説明したが、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を下回るまで比較し続けるような基準値ＶＢ１の設定の仕方、比較回路４の構成等を用いても構わない。
また、トランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０は、１本の制御信号で説明したが、複数のＡＧＣ信号を使用しても構わない。
図２２に、トランスインピーダンスアンプ３の入力信号ＩＮと、トランスインピーダンスアンプ３の出力信号ＯＵＴと、あらかじめ設定した所定の基準電圧ＶＢ１との比較動作のタイミングチャートを示す。図中、矢印で時刻ｔａ〜ｔｅを示したように、出力信号ＯＵＴが基準電圧ＶＢ１を下回っている間は、トランスインピーダンスアンプ３の利得が調整され続けるので、出力信号ＯＵＴの振幅が時刻ｔａから時刻ｔｅへ向かって徐々に小さくなる。そして、出力信号ＯＵＴが基準電圧ＶＢ１を上回ると、前記図１の説明のように比較回路４は、出力信号ＯＵＴが基準電圧ＶＢ１を下回っていることを示す信号が出力されなくなるので、これにより、制御回路５からは、トランスインピーダンスアンプの利得調整を行う為のＡＧＣ信号２０は新たに生成されなくなり、トランスインピーダンスアンプ３の利得及び出力信号ＯＵＴの振幅は一定となり、以降そのままの振幅で出力され続ける。
また図２２では、Ｈレベルデータ毎にＡＧＣ機能が動作しているが、トランスインピーダンスアンプ３の利得が最適に設定されるタイミングであれば、どのようなタイミングでＡＧＣ機能を働かせても構わない。
ここで、トランスインピーダンスアンプ３はＡＧＣ信号２０が入力されると利得を調整できる機能を有していると明記したが、この機能については、利得調整機能付き反転増幅器を利用しても構わない。
一例として図１８に、利得調整機能付き反転増幅器を示す。図１８の反転増幅器では、ゲートに入力信号ＩＮが入力され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ１２と、ソースがＮＭＯＳトランジスタＭ１２のドレインに接続され、ゲートに所望のバイアス電圧ＶＢ４が入力されたＮＭＯＳトランジスタＭ１３と、このＮＭＯＳトランジスタＭ１３のドレインと電源ＶＤＤとの間に接続された負荷抵抗ＲＬと、ＮＭＯＳトランジスタＭ１２のドレインと電源ＶＤＤとの間に接続された電流源１２と、ゲートがＮＭＯＳトランジスタＭ１３のドレインに接続され、ドレインが電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ１４と、ＮＭＯＳトランジスタＭ１４のソースとＧＮＤとの間に接続された電流源１３とＮＭＯＳトランジスタＭ１２のゲートとＮＭＯＳトランジスタＭ１４のソースとの間に接続された帰還抵抗Ｒ１とから構成され、ＮＭＯＳトランジスタＭ１４のソースから出力信号ＯＵＴが出力されるトランスインピーダンスアンプ３に、ソースがＮＭＯＳトランジスタＭ１２のゲートに接続され、ドレインがＮＭＯＳトランジスタＭ１２のドレインに接続され、ゲートに制御電圧ＡＧＣ信号が印加されるＮＭＯＳトランジスタＭ１５を追加した構成を示す。
この構成では、大電流入力時にＡＧＣ信号２０がＮＭＯＳトランジスタＭ１５のゲートに印加されることによって、ＮＭＯＳトランジスタＭ１５に過剰電流が引き抜かれ、また、反転増幅器の利得が下げられるので、トランスインピーダンスアンプ３における飽和の抑制が可能となる。
但しここで示したのは一例であり、利得調整機能のある反転増幅器であればどのような構成のものを用いても構わない。
また、図１９に示すように、トランスインピーダンスアンプ３において、帰還抵抗Ｒ１に並列に接続された複数のＮＭＯＳトランジスタＭ１ａ、Ｍ１ｂ、・・・を用意し、並列に接続された１つ又は複数のＮＭＯＳトランジスタＭ１ａ、Ｍ１ｂ、・・・にトランスインピーダンスアンプ３の利得を調整する為の制御信号ＡＧＣａ、ＡＧＣｂ、・・・を与え、オンしたときの抵抗値を利用して、トランスインピーダンスアンプ３の利得を調整しても構わない。
但しここでは、トランスインピーダンスアンプ３の利得の調整をＮＭＯＳトランジスタで行ったが、ＰＭＯＳトランジスタを使用しても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを両方使用しても構わない。
また、図２０に示すように、トランスインピーダンスアンプ３において、帰還抵抗Ｒ１と帰還抵抗Ｒ１に並列に接続された１つ又は複数の帰還抵抗Ｒ２ａ、Ｒ２ｂ、・・・とスイッチＳＷ２ａ、ＳＷ２ｂ、・・・とを直列に接続したものを用意し、これらスイッチＳＷ２ａ、ＳＷ２ｂ、・・・をトランスインピーダンスアンプ３の利得を調整する為の制御信号ＡＧＣａ、ＡＧＣｂ、・・・に応じてＯＮ、ＯＦＦすることによって、トランスインピーダンスアンプ３の利得を調整しても構わない。
更に、図２１に示すように、トランスインピーダンスアンプ３において、１つ又は複数の反転増幅器２ａ、２ｂ、・・・と、各々の反転増幅器を切り替えるためのスイッチＳＷ３ａ、ＳＷ３ｂ、・・・を用意し、スイッチＳＷ３ａ、ＳＷ３ｂ、・・・をＯＮ、ＯＦＦすることによって、適正な反転増幅器を選択し、トランスインピーダンスアンプ３の利得及び帯域を調整しても構わない。
このようにトランスインピーダンスアンプ３の利得を調整できるいくつかの機能を示したが、これらの機能を単独で使用しても、組み合わせて使用してもよく、トランスインピーダンスアンプ３の利得を調整できる方法であればその他どのような手法を用いても構わない。
次に、図１４に、比較回路４の具体例を示す。図１４の比較回路４は、ゲートにあらかじめ設定した所定の基準電圧ＶＢ１を入力するＰＭＯＳトランジスタＭ１と、ソースがＭ１のソースと接続され、ゲートにトランスインピーダンスアンプ３の出力信号ＯＵＴを入力するＰＭＯＳトランジスタＭ２と、ドレインがＰＭＯＳトランジスタＭ１のドレインと接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ３と、ドレインがＰＭＯＳトランジスタＭ２のドレインと接続され、ゲートがＮＭＯＳトランジスタＭ３のドレイン及びゲートに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ４と、ＰＭＯＳトランジスタＭ１及びＭ２のソースと電源ＶＤＤとの間に接続された電流源１１とから構成され、ＮＭＯＳトランジスタＭ４のドレインから出力信号ＣＯＵＴが出力される構成とする。
ここで、前記構成の比較回路についての動作説明を行う。図１４に示した比較回路４では、あらかじめ設定した所定の基準電圧ＶＢ１とトランスインピーダンスアンプ３の出力信号ＯＵＴとを比較し、トランスインピーダンスアンプ３の出力信号ＯＵＴがあらかじめ設定した所定の基準電圧ＶＢ１を下回った場合には、ＰＭＯＳトランジスタＭ２に電流が流れ、出力信号ＣＯＵＴがＨとなる。
但し、ここで示した構成は一例であり、トランスインピーダンスアンプ３の出力と所望の基準値ＶＢ１を比較できる構成であれば、どのような構成でも構わない。また出力信号の極性が反対になっても構わない。
本実施の形態の構成をとることにより、従来は複数の基準値、複数の比較回路を用いてトランスインピーダンスアンプ３の利得を調整する必要があったが、本発明では、基準値及び比較回路を共に１つのみを設ける構成により、同様にトランスインピーダンスアンプ３の利得を調整することができ、また、比較回路を１つのみ接続している為、トランスインピーダンスアンプ３の出力ノードの負荷を小さく設定出来るので、高速応答時にも、広ダイナミックレンジな入力に対して高精度な応答が可能な光受信回路を実現することができる。また、基準値及び比較回路をともに１つのみ使用するため、小面積、低消費電力化も可能となる。
更に、制御回路５に複数のリセット信号を入力、又は、制御回路５に１つ又は複数のリセット信号ＲＥＴを入力し、これを元に複数のリセット信号を生成することによって、随時、保持している比較結果の初期化（リセット）を行うことができ、バースト信号等、不連続信号への対応が可能となる。また、このリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を使用して、順次比較回路４からの出力を制御回路５で保持し、トランスインピーダンスアンプ３の利得を調整するＡＧＣ信号２０を生成することが可能となる。このような制御回路５の具体例を図３〜図８を用いて説明する。
先ず、図３に本発明の第１の実施の形態における制御回路５の具体例Ａを示す。尚、図３において、制御回路５の内部構成以外については、図１について前記に示したので、同一部分の説明は省略する。
図３の制御回路５は、比較回路４から出力される比較結果を保持する複数のラッチ回路６ａ、６ｂ、・・・と、複数のラッチ回路６ａ、６ｂ、・・・の出力結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・よりトランスインピーダンスアンプ３の利得調整を行う為の制御信号としてＡＧＣ信号２０を生成する制御信号生成回路７から構成される。
ここで、前記構成の制御回路５の動作説明を行う。制御回路５ではまず、複数のラッチ回路６ａ、６ｂ、・・・が各々リセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・によりリセットされ、非動作状態になる。次に、ラッチ回路６ａに入力されるリセット信号ＲＥＴａがリセット解除にされ、ラッチ回路６ａが動作状態になることによって、トランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１とを比較した比較結果が比較結果ＭＯＵＴａとしてラッチ回路６ａに保持されるとともに、この比較結果ＭＯＵＴａが出力される。
制御信号生成回路７では、この比較結果ＭＯＵＴａを用いて、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。次に、ラッチ回路６ｂのリセットが、リセット信号ＲＥＴｂによって解除され、ラッチ回路６ｂを動作させることによって、利得調整を行ったトランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１の比較結果が保持され、比較結果ＭＯＵＴｂが出力される。制御信号生成回路７では、この比較結果ＭＯＵＴｂを用いて、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。
このように、ある所望のタイミングで順次ラッチ回路６ａ、６ｂ、・・・のリセットが解除されると、順次ラッチ回路６ａ、６ｂ、・・・にトランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１の比較結果が保持されるので、制御信号生成回路７では、この比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を用いて、順次トランスインピーダンスアンプの利得調整を行う為のＡＧＣ信号２０を生成し、最終的に、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回るまで、トランスインピーダンスアンプ３の利得を調整し続ける。
更に、複数のラッチ回路６ａ、６ｂ、・・・に改めてリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を入力し、リセットすると、複数のラッチ回路６ａ、６ｂ、・・・は初期化され、新たにＡＧＣ機能を動作させることが可能となる。
また、ここでは、制御信号生成回路７より、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力すると明記したが、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をそのまま制御信号に使用しても構わない。
図４に本実施の形態における制御回路５の具体例Ｂを示す。
図３に示した制御回路５の具体例Ａで、複数のラッチ回路６ａ、６ｂ、・・・には、順次リセット信号ＲＥＴａ、ＲＥＴｂ、・・・を入力するとしたが、このリセット信号は外部からＲＥＴａ、ＲＥＴｂ、・・・と順に、一定又は最適なタイミングで入力しても構わないが、入力信号数が多い場合は、外部での構成及びタイミング調整が困難である。そこで、図４に示す本実施の形態の制御回路５では、外部からの１つ又は複数のリセット信号ＲＥＴを受けて、複数のラッチ回路６ａ、６ｂ、・・・に入力するリセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・をリセット信号生成回路８で内部生成する構成とする。
また、これに加えて、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・はリセット信号ＲＥＴを基に遅延回路を用いて生成してもよいし、最適なタイミングでリセットを解除できる構成であれば、その他どのような構成を用いても構わない。
更に、リセット信号生成時に、まずラッチ回路６ａのみリセット信号ＲＥＴａでリセットを解除しておき、ラッチ回路６ａの出力信号が変化した時、すなわち、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を下回った時のみ、残りのリセット信号ＲＥＴｂ、・・・を生成するとすれば、トランスインピーダンスアンプ３の入力電流が大きく、ＡＧＣ機能が必要な時のみリセット信号が生成されることになり、通常使用時の低雑音化、低消費電力化が図れる。
図５に本実施の形態における制御回路５の具体例Ｃを示す。
本実施の形態では、図４の制御回路５の具体例Ｂに加え、トランスインピーダンスアンプ３の利得が適正に調整され、トランスインピーダンスアンプ３の出力ＯＵＴが基準値（第１の比較値）ＶＢ１を上回った場合には、制御信号生成回路７が、リセット信号生成回路８へＳＴＯＰ信号２１を送信し、リセット信号生成回路８のその時の状態を保持し、新たなラッチ動作をしない機能が追加される。
このことにより、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回り、それ以上トランスインピーダンスアンプ３の利得調整が必要なくなった場合には、リセット信号生成回路及びラッチ回路動作を停止することによって、無駄な回路動作及び出力を停止し、雑音特性の向上及び低消費電力化が図れる。
図６に本実施の形態における制御回路５の具体例Ｄを示す。
本実施の形態では、図４の制御回路５の具体例Ｂに加え、トランスインピーダンスアンプ３の利得が適正に調整され、トランスインピーダンスアンプ３の出力ＯＵＴが基準値（第１の比較値）ＶＢ１を上回った場合には、制御信号生成回路７が、複数のラッチ回路６ａ、６ｂ、・・・へＳＴＯＰ２信号２２を送信し、複数のラッチ回路６ａ、６ｂ、・・・のその時の状態を保持し、新たな信号を生成しないように動作する機能が追加される。
ここで、複数のラッチ回路６ａ、６ｂ、・・・は動作を停止すると明記したが、データを別途保持し、全てのラッチ回路６ａ、６ｂ、・・・の動作を停止しても構わないし、使用しなかったラッチ回路のみ停止しても構わない。
また、ラッチ回路６ａ、６ｂ、・・・の動作の停止については、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・とＳＴＯＰ２信号２２との論理和をとり、ＳＴＯＰ２信号２２が入力されたときにはリセット信号ＲＥＴａ、ＲＥＴｂ、・・・が働く構成とし、動作を停止させてもよく、また、強制的にラッチ回路を停止しても構わない。
これにより、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回り、それ以上トランスインピーダンスアンプ３の利得調整が必要なくなった場合には、ラッチ回路動作を停止することによって、無駄な回路動作及び出力を省き、雑音特性の向上及び、低消費電力化を図ることができる。
図７に本実施の形態における制御回路５の具体例Ｅを示す。
図３の制御回路５の具体例Ａでは、複数のラッチ回路６ａ、６ｂ、・・・には、外部から順次リセット信号ＲＥＴａ、ＲＥＴｂ、・・・を入力するとしたが、本実施の形態では、外部から制御信号生成回路７へ１つ又は複数のリセット信号ＲＥＴを入力し、このリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・が出力する比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・とに基づいてリセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・を生成し、これら生成したリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を、複数のラッチ回路６ａ、６ｂ、・・・の各々に入力することにより、その動作を順次開始させる。
ここで、前記構成の制御回路５の動作説明を行う。制御信号生成回路１０では、外部より入力されたリセット信号ＲＥＴに基づいてリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、複数のラッチ回路６ａ、６ｂ、・・・を初期化し、これら複数のラッチ回路６ａ、６ｂ、・・・を非動作状態にする。次に、リセット信号ＲＥＴａを用いてラッチ回路６ａのリセット解除することにより動作状態にし、トランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１との比較結果を保持する。この保持した比較結果ＭＯＵＴａが出力されると、トランスインピーダンスアンプ３では利得の調整がおこなわれ、トランスインピーダンスアンプ３では、調整された利得で増幅された信号を出力する。次に、ラッチ回路６ａの比較結果ＭＯＵＴａの出力より少し遅れたタイミングでリセット信号ＲＥＴｂを生成する。そして、上述したのと同様に、リセット信号ＲＥＴｂを用いてラッチ回路６ｂのリセット解除を行い、利得の調整されたトランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢの比較結果を保持する。また、保持した比較結果ＭＯＵＴｂが出力されると、トランスインピーダンスアンプ３では利得の調整が行われ、トランスインピーダンスアンプ３では、調整された利得で増幅された信号が出力される。
このように、出力される比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に基づいて、順次リセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、順次複数のラッチ回路６ａ、６ｂ、・・・に、利得調整を行なったトランスインピーダンスアンプ３の出力ＯＵＴ及び基準値ＶＢ１の比較結果を保持することによって、高精度なタイミングでＡＧＣ機能動作を行うことを可能としている。
更に、この構成では、ストップ信号を新たに生成しなくても、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回ったところで、比較結果ＭＯＵＴｎ（以下、ｎはａ、ｂ、・・・を示す）は変化しなくなり、新たなリセット信号は生成されなくなるので、無駄な回路動作を省略することができ、低消費電力化が図れる。
但し、ここでは、比較結果ＭＯＵＴａの出力より少し遅れたタイミングでリセット信号ＲＥＴｂを生成するとしたが、このタイミングは遅延回路を用いてもよいし、その他どのような構成を用いても構わない。
続いて、図１５に、ラッチ回路６ａ、６ｂ、・・・の具体例としてラッチ回路６を示す。ラッチ回路６は、ゲートに比較回路４の出力信号ＣＯＵＴを入力し、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ５と、ゲートがＮＭＯＳトランジスタＭ５のドレインに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＭ６と、ドレインがＰＭＯＳトランジスタＭ６のドレインに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ７と、ドレインがＰＭＯＳトランジスタＭ６のドレインに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＭ８と、ドレインがＰＭＯＳトランジスタＭ６のドレインに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ９と、ゲートがＰＭＯＳトランジスタＭ８のドレインに接続され、ソースがＶＤＤに接続され、更にドレインがＰＭＯＳトランジスタＭ８のゲートに接続されたＰＭＯＳトランジスタＭ１０と、ゲートがＮＭＯＳトランジスタＭ９のドレインに接続され、ソースがＧＮＤに接続され、更にドレインがＮＭＯＳトランジスタＭ９のゲートとＰＭＯＳトランジスタＭ１０のドレインとに接続されたＮＭＯＳトランジスタＭ１１とから構成され、ＮＭＯＳトランジスタＭ１１のドレインから出力信号ＲＯＵＴが出力される構成とする。
ここで、前記構成のラッチ回路６の動作説明を行う。ラッチ回路６では、まずリセット信号ＲＥＴにＨを入力すると、ＮＭＯＳトランジスタＭ７がＯＮとなり、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、及びＮＭＯＳトランジスタＭ１１で正帰還がかかり、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０がＯＮとなり、出力信号ＲＯＵＴにＨが出力される。次に、リセット信号ＲＥＴにＬを入力することによりリセット解除した後、比較回路４の出力信号ＣＯＵＴにＨが入力されると、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ６がＯＮとなり、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、及びＮＭＯＳトランジスタＭ１１で正帰還がかかり、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１１がＯＮとなり、出力信号ＲＯＵＴがＬに変化する。
その後、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１では正帰還がかかり続けるので、改めてリセット信号ＲＥＴにＨが入力されない限り、この値が保持され続ける。
但し、ここでは、リセット信号ＲＥＴにＨが入力されたときに初期化されると明記したが、ラッチ回路６ａ、６ｂ、・・・の構成によっては、信号極性は反対になっても構わない。
また、ラッチ回路６ａ、６ｂ、・・・はこの構成に限らず、比較回路４の出力信号を保持できる構成であれば、どのような構成でも構わない。
図１６に制御回路内の制御信号生成回路１０の具体例を示し、また、図２４、及び図２５に、この制御信号生成回路１０のタイミングチャートを示す。
制御信号生成回路１０は、外部からのリセット信号ＲＥＴ及び複数のラッチ回路６ａ、６ｂ、・・・の出力する比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に基づいて、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号を生成する。
このＡＧＣ信号を生成するために、制御信号生成回路１０は、まず、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・を生成する。
これら生成した比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・及び逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・と電源電圧ＶＤＤとを用いて、２入力のＡＮＤ演算を行う。２入力型のＡＮＤ回路に入力する信号は、生成された比較結果に対して、前回生成された比較結果の逆相信号を組み合わせた２つの信号を入力するものとする。すなわち、生成されたのが、例えば、比較結果ＭＯＵＴｃであった場合、この１回前に生成された比較結果の逆相信号／ＭＯＵＴｂと比較結果ＭＯＵＴｃとを組み合わせた２つの信号をＡＮＤ回路（図１６ではＡＮＤ回路ＡＮＤ０ｂ）に入力される。同様にして、生成される比較結果に対してＡＮＤ回路ＡＮＤ０ａ〜ＡＮＤ０ｚまでのＡＮＤ演算が行われる。但し、最初に生成される比較結果ＭＯＵＴａ及び最後に生成される比較結果の逆相信号／ＭＯＵＴｚに対しては、電源電圧ＶＤＤとの論理和が演算される。このようにして、順次生成される比較結果に基づいてＡＮＤ回路ＡＮＤ０ａ〜ＡＮＤ０ｚの何れか１つからＨの信号が出力される。
一方、トランスインピーダンスアンプ３の利得を制御する為の設定電圧Ｖａ、Ｖｂ、・・・Ｖｚ（Ｖａ＜Ｖｂ＜・・・＜Ｖｚ）を予め用意し、各々スイッチＳＷａ、ＳＷｂ、・・・、ＳＷｚを介して、ＡＧＣ信号を供給するラインに接続する。これらスイッチＳＷｎ（ｎはａ〜ｚを示す）には、上述のＡＮＤ回路ＡＮＤ０ｎ（ｎはａ〜ｚを示す）が対応し、例えば、ＡＮＤ回路ＡＮＤ０ｂの出力がＨのとき、スイッチＳＷｂがＯＮとなり、ＡＧＣ信号を供給するラインには、設定電圧Ｖｂが出力される。
このように、出力される比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に応じて、順次設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚが選択され、ＡＧＣ信号として、例えば図１８のようなトランスインピーダンスアンプ３のＡＧＣ信号入力ゲートへ入力され、利得調整が行われる。
但しここでは、ＡＮＤ回路を用いたが、順次設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚを選択できる構成であれば、どのような論理回路でも、また、アナログ回路でも構わない。
また、ＡＧＣ信号として、設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚ（Ｖａ＜Ｖｂ＜・・・＜Ｖｚ）を設定したが、電圧の関係はこの限りではない。
更に、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を下回っていたとき、比較回路４の出力をラッチ回路６ｎでラッチした比較結果ＭＯＵＴｎをＬとしたが、比較回路４、ラッチ回路６ｎの構成により極性が反対になっても構わない。但し、ここでｎはａ〜ｚを示すものとする。
またここでは、ＡＧＣ信号をトランスインピーダンスアンプ３に出力するラインを１本としたが、複数のＡＧＣ信号ａ、ＡＧＣ信号ｂ、・・・を生成し、例えば図１９のようなトランスインピーダンスアンプ３へ入力し、利得調整を行っても構わない。
また、ここでは設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚを選択したが、設定電圧を選択するのではなく、ロジックレベルの電圧を出力し、例えば図２０、図２１のようなトランスインピーダンスアンプ３へ入力、スイッチをＯＮ、ＯＦＦして利得調整を行っても構わない。
更に、直接比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を利用して制御を行っても構わない。
図１６に示す制御信号生成回路１０では、更に、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・とに基づいて複数のラッチ回路６ａ、６ｂ、・・・に各々入力するリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、これらリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成する為に、インバータ回路ＩＮＶ２ａ及び３入力のＮＡＮＤ回路ＮＡＮＤ２ｂ、ＮＡＮＤ２ｃ、・・・ＮＡＮＤ２ｚを備える。
まず、制御信号生成回路１０では、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・が生成される。
ここで、リセット信号ＲＥＴａは、インバータ回路ＩＮＶ２ａの出力とし、この入力端子には外部から入力されるリセット信号ＲＥＴが入力される。また、リセット信号ＲＥＴｂ〜ＲＥＴｚは、ＮＡＮＤ回路ＮＡＮＤ２ｂ〜ＮＡＮＤ２ｚの出力とし、それぞれのＮＡＮＤ回路には、リセット信号ＲＥＴ、逆相信号／ＭＯＵＴａ〜／ＭＯＵＴｙ、及び、遅延回路Ｄｅｌａｙａ〜Ｄｅｌａｙｙを介した逆相信号／ＭＯＵＴａ〜／ＭＯＵＴｙが入力される。例えば、リセット信号ＲＥＴｃの生成は、ＮＡＮＤ回路ＮＡＮＤ２ｃにより行われ、ＮＡＮＤ回路ＮＡＮＤ２ｃに入力される外部からのリセット信号ＲＥＴがＨであり、また、逆相信号／ＭＯＵＴｂとしてＨが入力されてからＤｅｌａｙｂの遅延時間が経過した後に、ＮＡＮＤ回路ＮＡＮＤ２ｃの全ての入力がＨとなり、この出力であるリセット信号ＲＥＴｃはＬレベルとなり、それ以外の場合はＨレベルの値となる。
本実施の形態では、リセット信号ＲＥＴａ〜ＲＥＴｚが値Ｈをとる間は、これらが入力されるラッチ回路６ａ〜６ｚはリセット状態であり、Ｈ→Ｌとなることによりリセットが解除される。
このように、順次比較結果／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・を遅延させたリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、ラッチ回路６ａ、６ｂ、・・・に入力することにより、ラッチ回路６ａ、６ｂ、・・・では順次リセットが解除され、ラッチ動作が行なわれる。
ここで、リセット信号ＲＥＴをＮＡＮＤへの入力信号の１つに加えたのは、リセット信号ＲＥＴｂ、ＲＥＴｃ、・・・、ＲＥＴｚの初期リセットを行う為である。
また、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回ると、比較回路４からＬが出力されるので、ラッチ回路６ｎの出力／ＭＯＵＴｎはずっとＬのままとなり、リセット信号ＲＥＴｎ＋１によるラッチ回路６ｎ＋１の新たなリセット解除は停止される。このことにより、トランスインピーダンスアンプ３の利得調整の必要がなくなると、それ以降のラッチ回路動作は停止でき、無駄な回路動作がなくなることによる低消費電力化が図れる。
但しここでは、リセット信号ＲＥＴｎの出力値がＨの間はリセットされ、Ｈ→Ｌでラッチ回路６ｎのリセットが解除されるとしたが、ラッチ回路６ｎの構成により、極性が反対になっても構わない。
ここで、前記構成の制御信号生成回路１０の動作を図２４及び図２５のタイミングチャートを用いて説明する。
図２４は、トランスインピーダンスアンプ３の入力信号ＴＩＡ＿ＩＮに対する出力信号ＴＩＡ＿ＯＵＴの変化を、逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・、／ＭＯＵＴｇ及びスイッチＳＷａ、ＳＷｂ、・・・、ＳＷｇの動作に対して示した図であり、図２５は、図２４に示したのと同一のトランスインピーダンスアンプ３の入力信号ＴＩＡ＿ＩＮに対する出力信号ＴＩＡ＿ＯＵＴの変化を、逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・、／ＭＯＵＴｇ及びリセット信号ＲＥＴ、ＲＥＴａ、ＲＥＴｂ、・・・、ＲＥＴｇの動作に対して示した図である。尚、図２４及び図２５に示したＴＩＡ＿ＩＮはトランスインピーダンスアンプ３の入力信号、ＴＩＡ＿ＯＵＴはトランスインピーダンスアンプ３の出力信号、また、Ｖｒｅｆは、比較回路４において出力信号ＴＩＡ＿ＯＵＴと比較される比較値を示す。
図２４及び図２５では、時刻ｔ１においてトランスインピーダンスアンプ３に入力信号ＴＩＡ＿ＩＮが入力されることを示している。
ここでは先ず、図２５に示すように、時刻ｔ０では、ラッチ回路６ａのリセット信号ＲＥＴａが解除されており、且つ、出力信号ＴＩＡ＿ＯＵＴが比較回路４の比較値Ｖｒｅｆを上回っているので、ラッチ回路６ａの出力する比較結果ＭＯＵＴａの値はＨ（比較結果／ＭＯＵＴａの値はＬ）であり、図１６の制御信号生成回路１０におけるＡＮＤ回路ＡＮＤ０ａは値Ｈを出力する。これにより、図２４に示すように、スイッチＳＷａは選択され、設定電圧ＶａがＡＧＣ信号としてトランスインピーダンスアンプ３に入力される。
時刻ｔ１では、この設定電圧ＶａによるＡＧＣ信号で設定されるトランスインピーダンスアンプ３の利得による時刻ｔ１の入力信号ＴＩＡ＿ＩＮに対する出力信号ＴＩＡ＿ＯＵＴは、比較回路４の比較値Ｖｒｅｆを下回ることが示されている。このため、比較結果ＭＯＵＴａはＬに、すなわち、逆相信号／ＭＯＵＴａはＨになり、図１６に示したＮＡＮＤ回路ＮＡＮＤ２ｂにより、所定の遅延時間経過後にラッチ回路６ｂのリセットが解除され、ラッチ回路６ｂに新たな比較結果ＭＯＵＴｂが保持される。これにより、図１６の制御信号生成回路１０のＡＮＤ回路ＡＮＤ０ａはＬ、また、ＡＮＤ回路ＡＮＤ０ｂはＨとなり、スイッチＳＷｂが選択されることにより、トランスインピーダンスアンプ３には、設定電圧Ｖｂが入力されることになる。
時刻ｔ２では、この設定電圧Ｖｂを受けて利得調整されたトランスインピーダンスアンプ３により、新たに出力される出力信号ＴＩＡ＿ＯＵＴの値が少し上昇している。しかし、比較値Ｖｒｅｆに対しては、依然、下回っているため、更に、ラッチ回路６ｃのリセットが解除される。これにより、前記同様に制御信号生成回路１０のＡＮＤ回路ＡＮＤ０ｃはＨとなり、スイッチＳＷｃが選択されることにより、トランスインピーダンスアンプ３には、設定電圧Ｖｃが入力される。
時刻ｔ３では、この設定電圧Ｖｃによる利得調整により、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回ることが示される。このようにして、トランスインピーダンスアンプ３の利得が適正に調整される。図２４では、入力信号ＴＩＡ＿ＩＮのレベルが時刻ｔ４まで変化しないので、この状態が時刻ｔ４まで保持される。
しかし、時刻ｔ４において、入力信号ＴＩＡ＿ＩＮのレベルが上昇するので、これに対して、出力信号ＴＩＡ＿ＯＵＴも変化し、再び、比較値Ｖｒｅｆを下回る。そして、これ以降は、上述の動作と同様に、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回るまで、利得調整が行われる。
（第２の実施の形態）
次に、図８を用いて、本発明の受信回路の第２の実施の形態について説明を行う。
本実施の形態における受信回路は、第１の実施の形態の受信回路の制御回路５がラッチ回路により、比較回路４の比較結果を保持していた構成に対して、レジスタ回路により順次比較回路４の比較結果を保持する構成において第１の実施の形態と異なる。
ここでは、レジスタ回路以外については、第１の実施の形態に示しているので、同一部分の説明は省略する。
図８に示す本実施の形態における受信回路が備える制御回路５は、比較回路４から出力される比較結果を順次保持するシフトレジスタ回路１１ａ、１１ｂ、・・・と、シフトレジスタ回路１１ａ、１１ｂ、・・・の出力結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に基づいてトランスインピーダンスアンプ３の利得調整を行う為の制御信号であるＡＧＣ信号２０を生成する制御信号生成回路７とから構成される。
ここで、前記構成の制御回路５について動作説明を行う。制御回路５ではまず、シフトレジスタ回路１１ａ、１１ｂ、・・・にリセット信号ＲＥＴが入力され、初期化される。
次に、前記シフトレジスタ回路１１ａ、１１ｂ、・・・のリセット信号ＲＥＴが解除されると、その後、シフトレジスタ回路１１ａから比較結果ＭＯＵＴ２ａとして値Ｈが出力され、この結果より制御信号生成回路７では、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。次に、調整された利得において、トランスインピーダンスアンプ３の出力信号が尚且つ基準値ＶＢ１を下回る場合、シフトレジスタ回路１１ａ、１１ｂから比較結果ＭＯＵＴ２ａ、ＭＯＵＴ２ｂとして値Ｈが出力され、この結果より制御信号生成回路７では、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。
以後、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を下回る限り、シフトレジスタは動作し、トランスインピーダンスアンプ３の利得を調整し続ける。そして、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を上回ると、シフトレジスタの変化は止まるので、その後は、その際に設定された適正なシフトレジスタの出力に応じた（ＡＧＣ信号に応じた）利得を保持し続ける。
この装置では、複雑なリセット信号作成が不要であり、Ｈレベルの信号が入力される毎に応答できるので、高速応答可能な構成となる。
また、第１の実施の形態における場合と同様に、制御回路５にリセット信号ＲＥＴを用いることにより、バースト信号等の不連続信号への対応が可能となる。
但しここでは、出力信号ＯＵＴが基準値ＶＢ１を下回ると、比較回路４より比較結果ＭＯＵＴｎに対して値Ｈが出力されると明記したが、基準値ＶＢ１の設定の仕方や比較回路４の構成等により、値Ｌが出力されても構わない。
更に、ここでは、制御信号生成回路７より、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力すると明記したが、出力結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をそのまま制御信号に使用してもよい。
（第３の実施の形態）
次に、図９を用いて、本発明の受信回路の第３の実施の形態について説明を行う。
図９に示す本実施の形態における受信回路は、トランスインピーダンスアンプ３の出力の中間値を生成する基準値生成回路１２、トランスインピーダンスアンプの出力と基準値生成回路１２の出力とを入力し、差動信号を生成する差動増幅回路１３を追加した構成において第１の実施の形態と異なる。
データ通信等、後段のアンプ回路で差動信号が必要な場合には、本発明の第１の実施の形態の構成では、出力信号ＯＵＴはシングルの信号である為、本発明のようなシングル−差動変換が必要となる。
また、任意のタイミングで、基準値生成回路１２にリセット信号（中間値リセット信号）を入れて初期化を行うことができることにより、バースト信号等、不連続信号に対しても応答可能となる。
また、基準値生成回路１２は、トランスインピーダンスアンプ３の出力の最小値と最大値を検出し、そこから中間値を求めてもよいし、中間値をそのまま求めてもよいし、中間値を生成できるものであれば、どのような構成でも構わない。
ここでは、上記構成以外については、第１の実施の形態に示しているので、同一部分の説明は省略する。
図１０に本実施の形態における受信回路の基準値生成回路１２の具体例を示す。
基準値生成回路１２は、トランスインピーダンスアンプ３の出力ＯＵＴに並列に接続された２つ以上の基準値生成回路（中間値生成回路）１２ａ、１２ｂ、・・・と、これら基準値生成回路１２ａ、１２ｂ、・・・に直列に接続された各々の出力を選択するスイッチ（中間値選択スイッチ）ＭＳＷａ、ＭＳＷｂ、・・・とから構成され、差動増幅回路１３は、トランスインピーダンスアンプ３の出力と、前記基準値生成回路１２の出力とを入力し、差動出力（差動信号）ＯＵＴＡ及びＯＵＴＢを出力する。
ここで、前記構成の基準値生成回路１２について動作説明を行う。各々の基準値生成回路１２ａ、１２ｂ、・・・には、まず初期化の為のリセット信号（中間値リセット信号）ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・が入力され、各々の有する中間値が初期化される。次に、トランスインピーダンスアンプ３からの出力信号ＯＵＴが入力されると、まずリセット信号ＲＥＴ２ａを解除し、基準値生成回路１２ａを動作させると共に、基準値生成回路１２ａに直列に接続されたスイッチＭＳＷａにＯＮする選択信号ＭＳＷＳａを入力し、基準値生成回路１２ａの出力を差動増幅回路１３に接続する。この時、基準値生成回路１２ａ以外の基準値生成回路１２ｂ、・・・はリセットされ、基準値生成回路１２ｂ、・・・に直列に接続されたスイッチＭＳＷｂ、・・・にはＯＦＦする選択信号ＭＳＷＳｂ、・・・が入力されて、差動増幅回路１３との接続は切断されている。
次に、トランスインピーダンスアンプ３の利得が変化した場合には、出力振幅が変化するので、変化後の正確な中間値を生成する為に、新たに基準値生成回路１２ｂを使用するとし、リセット信号ＲＥＴ２ｂを解除し、基準値生成回路１２ｂを動作させると共に、基準値生成回路１２ｂに直列に接続されたスイッチＭＳＷｂにＯＮする選択信号ＭＳＷＳｂを入力し、基準値生成回路１２ｂの出力を差動増幅回路１３に接続する。この時、基準値生成回路１２ａには再度リセットＲＥＴ２ａを入力し、基準値生成回路１２ａに直列に接続されたスイッチＭＳＷａにはＯＦＦする選択信号ＭＳＷＳａを入力し、接続を切断する。
このように２つ以上の基準値生成回路１２ａ、１２ｂ、・・・を適時切り替えることにより、常にその時々に適正な基準値を作成する。
また、基準値生成回路１２の切り替え方法として、２つの基準値生成回路１２ａ、１２ｂを交互に使用しても構わない。特に、基準値生成回路１２ａ、１２ｂを交互に使用する方法は、少ない構成要素で、且つ常に正確な基準値生成が可能であり、非常に効果的な基準値生成手法である。
また、初期のみトランスインピーダンスアンプ３の利得調整が大きい場合には、初期のみ基準値生成回路１２ａを使用し、それ以降は基準値生成回路１２ｂ、・・・を順次又は交互に使用するといったように、基準値生成回路１２ａ、１２ｂ、・・・を切り替えてもよい。
また、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・の切り替えは、トランスインピーダンスアンプ３の利得が変化した場合と明記したが、適正な基準値作成が出来るタイミングであればこの限りではない。
次に図１１、図１２を用いて本実施の形態における受信回路の制御回路１４の具体例を示す。
図１１の受信回路における制御回路１４では、比較回路４の比較結果と外部から入力されるリセット信号ＲＥＴとに基づいて、基準値生成回路１２の構成要素である基準値生成回路（中間値生成回路）１２ａ、１２ｂ、・・・の基準値をリセットするリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・及び基準値生成回路１２ａ、１２ｂ、・・・を差動増幅回路１３に接続するスイッチ（中間値選択スイッチ）ＭＳＷＳａ、ＭＳＷＳｂ、・・・をＯＮ、ＯＦＦする信号を出力する。この制御回路１４の詳細な構成について図１２を用いて説明する。
制御回路１４は、複数のラッチ回路６ａ、６ｂ、・・・と、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとにトランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を生成すると共に、複数のラッチ回路６ａ、６ｂ、・・・に各々入力するリセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・と、基準値生成回路１２ａ、１２ｂ、・・・に各々入力するリセット信号（中間値リセット信号）ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・と、基準値生成回路１２ａ、１２ｂ、・・・の出力を選択するスイッチＭＳＷａ、ＭＳＷｂ、・・・への選択信号（中間値選択スイッチの開閉信号）ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成する制御信号生成回路１５から構成される。
ここで、前記構成の制御回路１４について動作説明を行う。制御回路１４の備える制御信号生成回路１５は、外部からのリセット信号ＲＥＴに基づいて、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・によりラッチ回路６ａ、６ｂ、・・・の初期化を行う。また、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・により基準値生成回路１２ａ、１２ｂ、・・・の初期化を行う。
次に、制御信号生成回路１５は、ラッチ回路６ａをリセット解除する信号に切り替えたリセット信号ＲＥＴａをラッチ回路６ａに入力して比較回路の出力を保持する動作状態にし、また同様に、基準値生成回路１２ａのリセット信号ＲＥＴ２ａを解除して基準値生成回路１２ａを動作させ、出力を選択するスイッチＭＳＷａへの選択信号ＭＳＷＳａをＯＮし、基準値生成回路１２ａで生成した基準値を差動増幅回路１３に入力する。但し、基準値生成回路１２ａ以外の基準値生成回路１２ｂ、・・・のリセット信号ＲＥＴ２ｂ、・・・はリセットを掛けたままとし、基準値生成回路１２ｂ、・・・の出力を選択するスイッチＭＳＷｂ、・・・への選択信号ＭＳＷＳｂ、・・・はＯＦＦとする。
次に、ラッチ回路６ａが比較回路４の比較結果を保持し、比較結果ＭＯＵＴａが出力されると、トランスインピーダンスアンプ３に、利得調整を行うためのＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３では、新たに設定された利得で、入力電流を増幅する。基準値生成回路１２ｂでは、トランスインピーダンスアンプ３で新たに設定された利得での正確な中間値を生成する為、リセット信号ＲＥＴ２ｂでリセットの解除を行い、基準値生成回路１２ｂを動作させると共に、出力を選択するスイッチＭＳＷｂへの選択信号ＭＳＷＳｂをＯＮする。またこの時、基準値生成回路１２ａをリセット信号ＲＥＴ２ａで再びリセットし、基準値生成回路１２ａの出力を選択するスイッチＭＳＷａへの選択信号ＭＳＷＳａをＯＦＦし、接続を切断する。但し、基準値生成回路１２ｃ、・・・のリセット信号ＲＥＴ２ｃはリセットが掛かったままとし、基準値生成回路１２ｃ、・・・の出力を選択するスイッチＭＳＷｃ、・・・への選択信号ＭＳＷＳｃ、・・・はＯＦＦとする。更に、ラッチ回路６ｂでは、トランスインピーダンスアンプ３で新たに設定された利得での比較結果を保持する為、ラッチ回路６ｂのリセット解除を行うリセット信号ＲＥＴｂを入力し、比較結果を保持する。
ここで、リセット信号ＲＥＴｂは、トランスインピーダンスアンプ３での利得調整時の変動を受けないよう、ラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成される。また、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・も、トランスインピーダンスアンプ３での利得調整時の変動を受けないよう、ラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成される。
このように、本構成では、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとにリセット信号ＲＥＴａ、ＲＥＴｂ、・・・、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成するので、高精度な比較結果の保持、トランスインピーダンスアンプ３の利得制御、トランスインピーダンスアンプ３の正確な中間値の生成が可能な構成を実現できる。
また、トランスインピーダンスアンプ３の利得調整の必要がなくなった場合、すなわち、比較回路４において、トランスインピーダンスアンプ３の出力ＯＵＴの値が基準値ＶＢ１を上回った場合であっても、ストップ信号を用いずに、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・の新たな生成を停止することが可能であり、従って、無駄な比較動作やラッチ動作が不要となり、低消費電力化が図れる。
但しここで、リセット信号ＲＥＴｂはラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成されるとしたが、この遅れたタイミングの生成は遅延回路を用いてもよいし、その他どのような構成を用いても構わない。
また、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・はラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成されるとしたが、この遅れたタイミングの生成は遅延回路を用いてもよいし、ゲート遅延を用いてもよいし、その他どのような構成を用いても構わない。
更に、前記構成は複数の基準値生成回路１２ａ、１２ｂ、・・・を使用する場合を示したが、複数の基準値生成回路を順次使用してもよいし、２個又は複数の基準値生成回路を交互に使用してもよいし、使用方法は、高精度な基準値を生成できる構成であれば、どのような構成でも構わない。
また、ここでは複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を元に説明したが、これらに替えて比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を保持するシフトレジスタ回路１１ａ、１１ｂ、・・・を用いて、上述の、トランスインピーダンスアンプ３の利得調整を行うＡＧＣ信号２０、シフトレジスタ回路１１ａ、１１ｂ、・・・をリセットするリセット信号ＲＥＴａ、ＲＥＴｂ、・・・、また、基準値生成回路１２ａ、１２ｂ、・・・の基準値をリセットするリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成してもよい。またそれ以外の、比較回路の比較結果を保持する構成を使用しても構わない。
以下、図１７に制御信号生成回路１５の具体例を示し、この制御信号生成回路１５のタイミングチャートを図２４及び図２６に示す。
図１７に示す回路は、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとに、基準値生成回路１２ａ、１２ｂへのリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂを生成する。
制御信号生成回路１５は、図１６に示した制御信号生成回路１０に、上記図１７の回路を追加した構成である。
まず、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・を生成する。次に、比較結果ＭＯＵＴｎ及びその逆相信号／ＭＯＵＴｎのＡＮＤをＡＮＤ回路ＡＮＤｎにより演算する。但し、ここでｎはａ、ｂ、ｃ、・・・、ｚを示すものとする。続いて、これらＡＮＤの結果に対するＮＯＲ演算をＮＯＲ回路ＮＯＲにより行い、その出力を、スイッチＭＳＷａを選択する選択信号ＭＳＷＳａとする。
また、逆相信号／ＭＯＵＴｎ及び比較結果ＭＯＵＴｎのＡＮＤ演算をＡＮＤ回路ＡＮＤ２ｎにより行う。そして、これに続いて、これらＡＮＤの演算結果に対するＯＲ演算をＯＲ回路ＯＲにより行い、その出力を、スイッチＭＳＷｂを選択する選択信号ＭＳＷＳｂとする。
また、前記選択信号ＭＳＷＳｂを生成する回路と同じ構成の回路を、ＯＲ回路ＯＲ２及びＡＮＤ回路ＡＮＤ３ａ、ＡＮＤ３ｃ、・・・、ＡＮＤ３ｙにより構成し、このＯＲ回路ＯＲ２の出力とリセット信号ＲＥＴの反転信号／ＲＥＴとの否定論理和を演算するＮＯＲ回路ＮＯＲ２を追加した回路の出力をリセット信号ＲＥＴ２ａとし、更に、前記選択信号ＭＳＷＳｂを生成する回路と同じ構成の回路を、ＯＲ回路ＯＲ３及びＡＮＤ回路ＡＮＤ４ａ、ＡＮＤ４ｃ、・・・、ＡＮＤ４ｙにより構成し、この出力をリセット信号ＲＥＴ２ｂとする。
ここで得られた選択信号ＭＳＷＳａは、基準値生成回路１２ａに接続されるスイッチＭＳＷａに、また、選択信号ＭＳＷＳｂは基準値生成回路１２ｂに接続されるスイッチＭＳＷｂに入力される。
上記構成において、図１２に示す制御回路１４の動作は、図２６に示すように、トランスインピーダンスアンプ３の出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回っているとき、時刻ｔ０以前の初期状態、すなわち、図１２の制御信号生成回路１５がリセットされている状態では、図１７に示す制御信号生成回路１５のリセット信号ＲＥＴ２ａを生成する回路は、比較結果の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｃ、・・・、／ＭＯＵＴｙ及び比較結果ＭＯＵＴｂ、ＭＯＵＴｄ、・・・、ＭＯＵＴｚが入力されるＡＮＤ回路ＡＮＤ３ａ〜ＡＮＤ３ｙの出力は、すべてＬであり、これにより、ＯＲ回路ＯＲ２の出力はＬとなる。従って、ＮＯＲ回路ＮＯＲ２には、リセット信号ＲＥＴの反転値Ｈ及び上記ＯＲ回路ＯＲ２の出力値Ｌとが入力され、その出力値、すなわち、リセット信号ＲＥＴ２ａの値はＬとなる。一方で、選択信号ＭＳＷＳａを生成する回路では、ＡＮＤ回路ＡＮＤａ〜ＡＮＤｙの出力が全てＬになることから、ＮＯＲ回路ＮＯＲの出力である選択信号ＭＳＷＳａはＨであり、スイッチＭＳＷａが選択される。この状態において、時刻ｔ０でリセットＲＥＴがＨになり、図１２の制御信号生成回路１５のリセットが解除されることにより、ＮＯＲ回路ＮＯＲ２の２つの入力は共にＬとなることから、その出力であるリセット信号ＲＥＴ２ａの値はＨになる。また、選択信号ＭＳＷＳａはそのままであるから、選択された基準値生成回路１２ａの生成する基準値を用いて差動増幅された出力値が差動増幅回路１３より得られる。
時刻ｔ１では、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを下回り、これによりラッチ回路６ａの出力ＭＯＵＴａはＬ（逆相信号／ＭＯＵＴａの値はＨ）となる。従って、ＡＮＤ回路ＡＮＤ３ａの出力がＨとなり、更に、ＯＲ回路ＯＲ２の出力がＨとなることにより、ＮＯＲ回路ＮＯＲ２の出力であるリセット信号ＲＥＴ２ａはＬ、すなわち、リセット状態となる。これと同時に、ＡＮＤ回路ＡＮＤ３ａと同様に、ＡＮＤ回路ＡＮＤａ、ＡＮＤ２ａ及びＡＮＤ４ａの出力がＨとなることにより、選択信号ＭＳＷＳａが非選択、選択信号ＭＳＷＳｂが選択、また、リセット信号ＲＥＴ２ｂが解除状態となる。従って、差動増幅回路１３には、基準値生成回１２ｂの生成する基準値が用いられる。
時刻ｔ２では、依然、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回っていることから、ラッチ回路６ｂの出力ＭＯＵＴｂはＬ（逆相信号／ＭＯＵＴｂの値はＨ）となる。従って、ＡＮＤ回路ＡＮＤａ、ＡＮＤ２ａ、ＡＮＤ３ａ及びＡＮＤ４ａの出力が全てＬとなり、選択信号ＭＳＷＳａが選択、選択信号ＭＳＷＳｂが非選択、また、リセット信号ＲＥＴ２ａが解除、リセット信号ＲＥＴ２ｂがリセット状態となる。
次に、時刻ｔ３では、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回り、トランスインピーダンスアンプ３の利得が適正に調整されたことにより、ラッチ回路の出力値は時刻ｔ２のままとなる。従って、選択信号ＭＳＷＳａ、ＭＳＷＳｂ及びリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂの状態は、時刻ｔ２の時と同じである。
この状態は、時刻ｔ４において、出力信号ＴＩＡ＿ＯＵＴが再び、比較値Ｖｒｅｆを下回るまで保持される。そして、時刻ｔ４以降は、出力信号ＴＩＡ＿ＯＵＴと比較値Ｖｒｅｆとの関係に応じて、時刻ｔ１〜ｔ３に示した動作の切り替えが行われる。
上記に示した構成から、選択信号ＭＳＷＳａと選択信号ＭＳＷＳｂとは、互いに逆相の関係にあるため、基準値生成回路１２ａ及び１２ｂは、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の出力に応じて、交互に使用される構成となる。
但しここでは、２つの基準値生成回路１２ａ及び１２ｂを交互に使用するとしたが、複数の基準値生成回路１２ａ、１２ｂ、・・・を利用する場合は順次選択する信号を生成すればよい。
また、基準値生成回路１２ａ、１２ｂは比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の出力に応じてリセットされると明記したが、最適な中間値を作成できる構成であれば、どのようなタイミングでも構わない。
本実施の形態において図１７に示したリセット信号ＲＥＴ２ａ及びＲＥＴ２ｂを生成する回路は、選択信号ＭＳＷＳａ及びＭＳＷＳｂと同様の構成を用いたが、同じタイミングの信号が作れる構成であれば、この限りでない。
尚、ここでは、制御回路７、９、１０、１５の構成例として、図１６、図１７の構成を示したが、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとにトランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を生成し、複数のラッチ回路６ａ、６ｂ、・・・に各々入力するリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、基準値生成回路１２ａ、１２ｂ、・・・に各々入力するリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・を生成し、また、出力を選択するスイッチＭＳＷａ、ＭＳＷｂ、・・・への選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成できる構成であれば、どのような構成でも構わない。
（第４の実施の形態）
次に、図１３を用いて、本発明の受信回路の第４の実施の形態について説明を行う。
図１３に示す本実施の形態における受信回路は、本発明の第１の実施の形態の構成における比較回路４（第１の比較回路）に並列に、ある所望の基準値（第２の比較値）ＶＢ２と、トランスインピーダンスアンプ３の出力と基準値ＶＢ２を比較し比較結果を出力する比較回路（第２の比較回路）１６を追加し、これら比較回路４および６の比較結果に基づいて制御回路５が、トランスインピーダンスアンプ３の利得調整のためのＡＧＣ信号２０を出力する構成である。
ここでは、上記構成以外については、第１の実施の形態に示しているので、同一部分の説明は省略する。
ここで、前記構成の説明を行う。トランスインピーダンスアンプ３では、入力電流を増幅し出力する。比較回路４では、トランスインピーダンスアンプ３の調整された利得での出力信号ＯＵＴと、ある所望の値に設定した基準値（第１の比較値）ＶＢ１を比較し、出力信号ＯＵＴが基準値ＶＢ１を下回った場合には、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったという信号を出力する。制御回路５では、比較信号を保持し、トランスインピーダンスアンプ３の利得を調整する為の制御信号を出力する。これにより、トランスインピーダンスアンプ３では、制御信号により調整された利得で、入力電流を増幅し出力する。更に、比較回路４では、トランスインピーダンスアンプ３の調整された利得での出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１を比較し、出力信号ＯＵＴが基準値ＶＢ１を下回った場合には、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったという信号を出力する。このように、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を上回るまで、比較回路４は比較し続け、制御回路５は制御信号を出力し、トランスインピーダンスアンプ３の利得を調整し続ける。
しかしこの方式において、トランスインピーダンスアンプ３の利得の切り替えたときに、出力振幅が急激に小さくなりすぎてしまう可能性がある。そこで、本発明ではさらに、比較回路１６で、トランスインピーダンスアンプ３の調整された利得での出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ２とを比較し、比較結果を出力する。そしてこの結果より、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ２を上回った場合には、トランスインピーダンスアンプ３の出力ＯＵＴの利得調整が過剰に働き、利得調整前後でのトランスインピーダンスアンプ３の出力振幅の変化が大きくなり過ぎたとみなし、制御回路５は、この利得を下げるために、トランスインピーダンスアンプ３へ利得調整のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３の利得を大きくするように調整する。
但しこのとき用いる比較回路４及び比較回路１６は同じ構成を用いてもよいし、異なる構成を用いても構わない。
図２３に、トランスインピーダンスアンプ３の入力信号ＩＮと、トランスインピーダンスアンプ３の出力信号ＯＵＴと、あらかじめ設定した所定の基準電圧ＶＢ１、ＶＢ２との比較動作のタイミングチャートを示す。出力信号ＯＵＴが基準電圧ＶＢ１を下回っている時刻ｔａ〜ｔｅの間は、トランスインピーダンスアンプ３の利得が小さくなるように、出力信号ＯＵＴの振幅が小さくなるように調整されるが、利得の調整量が大き過ぎ、出力信号ＯＵＴが基準電圧ＶＢ２を上回ると、トランスインピーダンスアンプ３の利得を大きくし、出力信号ＯＵＴの振幅が大きくなるように補正され（時刻ｔｆ）、トランスインピーダンスアンプ３の出力信号ＯＵＴが基準電圧ＶＢ１、ＶＢ２の間になるまで調整され続ける。
またこの図では、Ｈレベルデータ毎にＡＧＣ機能が動作しているが、どのようなタイミングでＡＧＣ機能を働かせても構わない。
更に、本実施の形態においても、第１の実施の形態における場合と同様に、制御回路５にリセット信号ＲＥＴを用いることにより、バースト信号等の不連続信号への対応が可能となる。
尚、前記第１〜第４の実施の形態では、入力信号が光入力の場合について説明したが、本発明は、これに限らず、電流による入力信号に対しても同様に適用してもよい。
本発明にかかる受信回路及び光受信回路は、トランスインピーダンスアンプの出力負荷を低減し、高速動作を可能とすると共に、広ダイナミックレンジに対応した高精度な出力調整を行うことができるものであり、広ダイナミックレンジの信号入力への対応が要求される光通信用装置一般に活用できる。
【０００４】
ために比較回路の後段に設けた制御回路内に多数の判定レベルを設けることにより、トランスインピーダンスアンプの出力負荷を軽減し、高速動作を可能とする。
［００１７］ これにより、高速動作と、出力振幅に大きな段差を生じることの防止とを同時に実現する。
［００１８］ すなわち、本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行うための前記制御信号を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路とを備え、前記個々のラッチ回路は、保持値リセット信号が入力されることにより非動作状態となり、前記保持値リセット信号が順次解除されることにより前記比較回路から出力される前記比較結果を順次保持する動作状態になり、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
［００１９］ 本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行うための前記制御信号を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路と、前記複数のラッチ回路へ送信することにより個々の前記ラッチ回路を非動作状態にし、前記ラッチ回路に対して送信を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にする保持値リセット信号を、リセット信号に基づいて生成するリセット信号生成回路とを備え．前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
［００２０］ 本発明の受信回路は、入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果及びリセット信号に基づいて、前記トランスインピーダンスアンプの利得調整を行うための前記制御信号と前記複数のラッチ回路に各々入力する保持値リセット信号とを生成する制御信号生成回路とを備え、前記個々のラッチ回路は、前記制御信号生成回路で生成された前記保持値リセット信号を受けて、自己のラッチ回路が非動作状態となり、また自己のラッチ回路に対して送信が順次解除されることにより、前記比較回路から出力される前記比較結果を順次保持する動作状態になり、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
［００２１］ 本発明は、前記受信回路において、前記トランスインピーダンスアンプは、利得調整機能を有する反転増幅器を備えることを特徴とする。
［００２２］
【０００５】
［００２３］ 本発明は、前記受信回路において、前記トランスインピーダンスアンプは、内部に有する前記反転増幅器と並列に１つ又は複数のＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのＯＮ又はＯＦＦの切り替えを行うことにより前記トランスインピーダンスアンプの利得が調整されることを特徴とする。
［００２４］ 本発明は、前記受信回路において、前記トランスインピーダンスアンプは、利得調整用帰還抵抗とスイッチとからなる１つ又は複数の直列回路を、内部に有する前記反転増幅器と並列に備え、前記スイッチを切り替えることにより前記トランスインピーダンスアンプの利得を調整することを特徴とする。
［００２５］
［００２６］ 本発明は、前記受信回路において、前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記リセット信号生成回路にストップ信号を送信し、その時の状態を保持し、新たな信号を生成しないことを特徴とする。
［００２７］ 本発明は、前記受信回路において、前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアン
【０００６】
プの出力が前記第１の比較値を上回った場合に、前記複数のラッチ回路にストップ信号を送信し、その時の状態を保持し、新たなラッチ動作を行わないことを特徴とする。
［００２８］
［００２９］
［００３０］ 本発明の受信回路は、前記受信回路に加えて、前記受信回路に備える前記トランスインピーダンスアンプの前記出力値を受けて、この出力値の中間値を生成する基準値生成回路と、前記トランスインピーダンスアンプの前記出力値と前記基準値生成回路の出力値とから差動信号を生成する差動増幅回路とを備え、前記基準値生成回路は、リセット信号が入力されることにより、前記中間値が初期化される
【０００７】
ことを特徴とする。
［００３１］
［００３２］ 本発明は、前記受信回路において、前記基準値生成回路は並列接続された２つ以上の中間値生成回路と、各々の前記中間値生成回路と前記差動増幅回路との間に直列に挿入され、前記中間値生成回路を前記差動増幅回路と選択的に接続するスイッチとを備え、直列接続された前記スイッチに、このスイッチをＯＮする信号が入力された時に、前記中間値のリセットを解除する中間値リセット信号が前記中間値生成回路に入力され、また、前記スイッチをＯＦＦする信号が入力されたときに、前記中間値生成回路のリセットを行う前記中間値リセット信号が入力されることを特徴とする。
［００３３］ 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路を備え、前記制御回路では、前記複数のラッチ回路へ保持値リセット信号を送信することにより個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路の前記保持値リセット信号を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記複数のラッチ回路の出力値に基づいて、前記中間値生成回路へ入力される前記中間値リセット信号と、前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成することを特徴とする。
［００３４］ 本発明は、前記受信回路において、前記制御回路は、前記リセット信号及び前記複数のラッチ回路の出力値に基づいて、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回るまで、個々の前記ラッチ回路に送信した前記保持値リセット信号を順次解除すると共に、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値リセット信号及び前記スイッチをＯＮ又はＯＦＦする信号を生成して前記中間値を切替選択し、また、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回ったときには、前記保持値リセット信号を新たに解除しない制御信号生成回路を備えることを特徴とする。
【０００８】
［００３５］ 本発明は、前記受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフトレジスタ回路を備え、前記制御回路では、前記シフトレジスタ回路へ前記リセット信号を送信することにより前記シフトレジスタ回路を非動作状態にし、また、前記シフトレジスタ回路の前記リセット信号を解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記制御回路に入力される前記リセット信号と、前記レジスタ回路の出力値とに基づいて、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値生成回路へ入力される前記中間値リセット信号と前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成することを特徴とする。
［００３６］ 本発明は、前記受信回路において、前記２つ以上の中間値生成回路は交互に使用されることを特徴とする。
［００３７］
［００３８］ 本発明の光受信回路は、前記受信回路に加えて、受信した光の入力信号を光−電気変換し、電流による電
【０００９】
気信号を前記受信回路の反転増幅器に入力する光受信素子を備えたことを特徴とする。
［００３９］ 本発明は、前記受信回路において、前記受信回路に入力される前記入力信号はバースト信号であることを特徴とする。
［００４０］ 本発明は、前記光受信回路において、前記光受信回路に入力される前記入力信号はバースト信号であることを特徴とする。
［００４１］ 以上により、本発明では、１つの比較回路を用いて、トランスインピーダンスアンプの出力値を比較し、この結果に基づき、制御回路で利得調整の為の制御信号を生成するので、トランスインピーダンスアンプの出力負荷を低減し、高速動作を可能とする。
［００４２］ 更に、本発明では、トランスインピーダンスアンプの出力値を２つの比較回路により、適正な範囲の出力値となるように上限値及び下限値を示す第１及び第２の比較値を用いて比較判定し、この適正な範囲に利得が調整されるように、制御回路は制御信号を生成するので、比較回路を２つに限定して出力負荷を減らし、高速動作を実現すると共に、より適正な利得調整を行うことができる。
【発明の効果】
［００４３］ 以上説明したように、本発明によれば、トランスインピーダンスアンプの出力部に接続されるのは比較回路が１つのみなので、トランスインピーダンスアンプの出力部の負荷を小さくでき、高速応答時にも、広ダイナミックレンジな入力光信号又は入力電
【書類名】明細書
【発明の名称】受信回路及び光受信回路
【技術分野】
本発明は、広ダイナミックレンジ化を実現した受信回路及び光受信回路に関するものである。
【背景技術】
近年、情報通信の発達に伴い、光伝送の高速化、伝送容量の増大化、及び伝送距離の長距離化が求められており、非常に高度な伝送技術が要求されている。この光伝送技術の一形態としてＰＯＮ(Ｐａｓｓｉｖｅ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ)システムがあるが、このＰＯＮシステムでは、１つの局舎と複数の加入者とを時分割多重で接続しており、各加入者から局舎への上り方向の伝送では、各加入者から局舎までの伝送距離が各々異なるため、受信するパワーレベルに大きな差が生じる。特に、高速、長距離化が求められている現在では、バースト信号間のパワーレベルの幅は更に大きくなっており、このような中で、受信した信号の大小にかかわらず適正な受信ができ、且つ、後段のアンプ回路やクロックリカバリ回路において高精度なデータ再生を行う為に、デューティーの安定した信号を出力することは、光受信回路の必須条件となっている。
しかし、従来の光受信回路では、大きな光信号が入力された場合には、トランスインピーダンスアンプ出力が飽和してしまい、波形に歪みが生じる、また、最悪の場合には出力がＨレベル又はＬレベルに張りついてしまい、波形が出力されないということが生じていた。
この対策として用いられる従来の光受信回路を図２に示す。
図２に示す光受信回路では、入力された光入力信号を光受信素子１００により光−電気変換された電流による電気信号ＩＮ１００が反転増幅器１０１に入力される。この反転増幅器１０１の入出力間には帰還抵抗Ｒ１００が並列に接続され、トランスインピーダンスアンプが構成される。更に、帰還抵抗Ｒ１０１及びダイオードＲＣの直列接続、帰還抵抗Ｒ１０２ａ及びトランジスタＭ１００ａの直列接続、また、帰還抵抗Ｒ１０３ａ及びトランジスタＭ１００ｂの直列接続が、前記トランスインピーダンスアンプの帰還抵抗Ｒ１００と並列に接続される。
このトランスインピーダンスアンプの出力は、コンパレータ１０２ａ及び１０２ｂに入力され、それぞれに設定された比較値と比較される。これら比較値は、コンパレータ１０２ａにおいては、比較値ＶＢ１００ａであり、また、コンパレータ１０２ｂにおいては、比較値ＶＢ１００ｂである。
これらコンパレータ１０２ａ及び１０２ｂにおけるそれぞれの比較結果は、データ入力端子ＤがＶＤＤ電圧に接続されたフリップフロップ１０３ａ及び１０３ｂのクロック入力端子Ｃに入力され、フリップフロップ１０３ａ及び１０３ｂの出力端子Ｑからそれぞれ出力された信号１００ａ及び信号１００ｂは、前記トランジスタＭ１００ａ及びＭ１００ｂのゲートに入力される。
前記構成により、コンパレータ１０２ａ及び１０２ｂの出力値がハイレベルになったとき、すなわち、光入力信号レベルが大きく、トランスインピーダンスアンプの出力値が、コンパレータ１０２ａ又は１０２ｂに設定された比較値ＶＢ１００ａ又はＶＢ１００ｂを下回る値となったとき、コンパレータ１０２ａ及び１０２ｂから出力される比較結果はハイレベルとなり、ハイレベルの信号がクロック入力端子Ｃに入力されたフリップフロップ１０３ａ又は１０３ｂの出力端子Ｑからはハイレベルの信号が出力される。
これにより、トランジスタＭ１００ａ又はＭ１００ｂがＯＮし、トランスインピーダンスアンプに帰還抵抗Ｒ１００とＲ１０２ａ又はＲ１０２ｂが並列になった値で帰還がかかり、その増幅率が抑えられ、出力ＯＵＴ１００の値は適正な値に抑えられる。
前記光受信回路については、特許文献１に記載があり、従来はこのようにして帰還抵抗の大きさを切り替え、大きな光信号が入力された場合には、帰還抵抗を小さく設定し、トランスインピーダンスアンプの利得を小さくすることにより飽和を防止していた。
このトランスインピーダンスアンプの出力に応じて制御信号を生成する手段としては、
（１）アナログ回路で構成された帰還型の自動利得制御(ＡＧＣ:Ａｕｔｏｍａｔｉｃ Ｇａｉｎ Ｃｏｎｔｒｏｌ)機能を用いて制御信号を生成する手段、（２）図２に示したようにトランスインピーダンスアンプの出力振幅を数個の比較回路で判定し、その結果を用いて制御信号を生成する手段、（３）トランスインピーダンスアンプの出力振幅を多数の比較回路で判定し、その結果を用いて制御信号を生成する方法があげられる。
【特許文献１】 特開２０００−３１５９２３号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
しかしながら、制御信号を生成する（１）の手段では、ループ時定数の問題で高速応答が不可能であり、（２）の手段では、トランスインピーダンスアンプの利得の切り替わり目でトランスインピーダンスアンプの出力振幅に大きな段差が生じてしまうため、後段のアンプ回路やクロックリカバリ回路でのデータ再生時にデータ欠けが生じ、データ品質が損なわれる可能性があり、また、この（２）の問題を回避する目的で比較回路の数を増加させる（３）の手段では、トランスインピーダンスアンプの出力ラインに多数の比較回路による負荷が付いてしまうので、特に高速動作時に、正常動作が不可能になるといった課題が生じる。
更に、（２）及び（３）の手段では、入力信号の消光比が小さい場合には、Ｌレベルでの電流量もかなり大きくなるので、この電流量の設定において、１度のみの判定では、正常なレベル（Ｈレベル）に対しての判定が正確に行われず、誤ってＬレベルに対しての判定が行われてしまう可能性もあり、ＡＧＣ機能が適正に働かないといった課題が生じる。
前記課題は、入力信号が光入力に限られるものではなく、電気信号入力に対しても同様に生じるものである。
本発明は前記課題を解決するものであり、その目的は、トランスインピーダンスアンプの利得を切り替えるときに出力振幅に生じる段差を抑えるとともに、広ダイナミックレンジな入力信号の変化に対しても正確に高速動作を行うことにある。
【課題を解決するための手段】
前記目的を解決するために、本発明の受信回路及び光受信回路は、トランスインピーダンスアンプの出力レベルを判定するための比較回路を多数用いず、１つ又は２つに限定し、トランスインピーダンスアンプの利得調整のための制御信号を生成するために比較回路の後段に設けた制御回路内に多数の判定レベルを設けることにより、トランスインピーダンスアンプの出力負荷を軽減し、高速動作を可能とする。
これにより、高速動作と、出力振幅に大きな段差を生じることの防止とを同時に実現する。
すなわち、請求項１記載の発明の受信回路は、入力電流を増幅する反転増幅器と前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定する為に設定する第１の比較値に対して、前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路とを備え、前記個々のラッチ回路は、保持値リセット信号が入力されることにより非動作状態となり、前記保持値リセット信号が順次解除されることにより前記比較回路から出力される前記比較結果を順次保持する動作状態になり、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
請求項２記載の発明は、入力電流を増幅する反転増幅器と前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定する為に設定する第１の比較値に対して、前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路と、前記複数のラッチ回路へ送信することにより個々の前記ラッチ回路を非動作状態にし、前記ラッチ回路に対して送信を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にする保持値リセット信号を、リセット信号に基づいて生成するリセット信号生成回路とを備え、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
請求項３記載の発明は、入力電流を増幅する反転増幅器と前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、前記トランスインピーダンスアンプの出力レベルを判定する為に設定する第１の比較値に対して、前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、前記複数のラッチ回路の出力結果及びリセット信号に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号と前記複数のラッチ回路に各々入力する保持値リセット信号とを生成する制御信号生成回路とを備え、前記個々のラッチ回路は、前記制御信号生成回路で生成された前記保持値リセット信号を受けて、自己のラッチ回路が非動作状態となり、また自己のラッチ回路に対して送信が順次解除されることにより、前記比較回路から出力される前記比較結果を順次保持する動作状態になり、前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力することを特徴とする。
請求項４記載の発明は、請求項１〜３の何れか１項に記載の受信回路において、前記トランスインピーダンスアンプは、利得調整機能を有する反転増幅器を備えることを特徴とする。
請求項５記載の発明は、請求項１〜３の何れか１項に記載の受信回路において、前記トランスインピーダンスアンプは、内部に有する前記反転増幅器と並列に１つ又は複数のＭＯＳトランジスタを備え、前記ＭＯＳトランジスタのＯＮ又はＯＦＦの切り替えを行うことにより前記トランスインピーダンスアンプの利得が調整されることを特徴とする。
請求項６記載の発明は、請求項１〜３の何れか１項に記載の受信回路において、前記トランスインピーダンスアンプは、利得調整用帰還抵抗とスイッチとからなる１つ又は複数の直列回路を、内部に有する前記反転増幅器と並列に備え、前記スイッチを切り替えることにより前記トランスインピーダンスアンプの利得を調整することを特徴とする。
請求項７記載の発明は、請求項２記載の受信回路において、前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記リセット信号生成回路にストップ信号を送信し、その時の状態を保持し、新たな信号を生成しないことを特徴とする。
請求項８記載の発明は、請求項２記載の受信回路において、前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記複数のラッチ回路にストップ信号を送信し、その時の状態を保持し、新たなラッチ動作を行わないことを特徴とする。
請求項９記載の発明は、請求項１〜３の何れか１項に記載の受信回路と、前記受信回路に備える前記トランスインピーダンスアンプの前記出力値を受けて、この出力値の中間値を生成する基準値生成回路と、前記トランスインピーダンスアンプの前記出力値と前記基準値生成回路の出力値とから差動信号を生成する差動増幅回路とを備え、前記基準値生成回路は、リセット信号が入力されることにより、前記中間値が初期化されることを特徴とする。
請求項１０記載の発明は、請求項９記載の受信回路において、前記基準値生成回路は並列接続された２つ以上の中間値生成回路と、各々の前記中間値生成回路と前記差動増幅回路との間に直列に挿入され、前記中間値生成回路を前記差動増幅回路と選択的に接続するスイッチとを備え、直列接続された前記スイッチに、このスイッチをＯＮする信号が入力された時に、前記中間値のリセットを解除する中間値リセット信号が前記中間値生成回路に入力され、また、前記スイッチをＯＦＦする信号が入力されたときに、前記中間値生成回路のリセットを行う前記中間値リセット信号が入力されることを特徴とする。
請求項１１記載の発明は、請求項１０記載の受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路を備え、前記制御回路では、前記複数のラッチ回路へ保持値リセット信号を送信することにより個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路の前記保持値リセット信号を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記複数のラッチ回路の出力値に基づいて、前記中間値生成回路へ入力される前記中間値リセット信号と、前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成することを特徴とする。
請求項１２記載の発明は、請求項１１記載の受信回路において、前記制御回路は、前記リセット信号及び前記複数のラッチ回路の出力値に基づいて、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回るまで、個々の前記ラッチ回路に送信した前記保持値リセット信号を順次解除すると共に、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値リセット信号及び前記スイッチをＯＮ又はＯＦＦする信号を生成して前記中間値を切替選択し、また、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回ったときには、前記保持値リセット信号を新たに解除しない制御信号生成回路を備えることを特徴とする。
請求項１３記載の発明は、請求項１０記載の受信回路において、前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフトレジスタ回路を備え、前記制御回路では、前記シフトレジスタ回路へ前記リセット信号を送信することにより前記シフトレジスタ回路を非動作状態にし、また、前記シフトレジスタ回路の前記リセット信号を解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記制御回路に入力される前記リセット信号と、前記レジスタ回路の出力値とに基づいて、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値生成回路へ入力される前記中間値リセット信号と前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成することを特徴とする。
請求項１４記載の発明は、請求項１０記載の受信回路において、前記２つ以上の中間値生成回路は交互に使用されることを特徴とする。
請求項１５記載の発明は、請求項１〜３及び９の何れか１項に記載の受信回路と、受信した光の入力信号を光−電気変換し、電流による電気信号を前記受信回路の反転増幅器に入力する光受信素子とを備えたことを特徴とする。
請求項１６記載の発明は、請求項１〜３及び９の何れか１項に記載の受信回路において、前記受信回路に入力される前記入力信号はバースト信号であることを特徴とする。
請求項１７記載の発明は、請求項１５記載の光受信回路において、前記光受信回路に入力される前記入力信号はバースト信号であることを特徴とする。
以上により、請求項１〜１７記載の発明では、１つの比較回路を用いて、トランスインピーダンスアンプの出力値を比較し、この結果に基づき、制御回路で利得調整の為の制御信号を生成するので、トランスインピーダンスアンプの出力負荷を低減し、高速動作を可能とする。
【発明の効果】
以上説明したように、請求項１〜１７記載の発明によれば、トランスインピーダンスアンプの出力部に接続されるのは比較回路が１つのみなので、トランスインピーダンスアンプの出力部の負荷を小さくでき、高速応答時にも、広ダイナミックレンジな入力光信号又は入力電気信号に対して正確な増幅動作が可能な光受信回路を実現できる。また比較回路を１つのみ使用するので、小面積、低消費電力な構成の実現が可能である。
更に、Ｌレベルデータの入力からＨレベルデータの入力へと変化する場合においても、入力Ｌレベルデータ入力後のＨレベルデータに高速に応答する構成となっているので、Ｌレベルデータ入力に対する誤反応を防ぎ、正確なＡＧＣ動作が可能となる。
加えて、入力データが一定のパワーでなく、例えばプリアンブル期間に徐々にデータが大きくなるようなデータに対しても高速に応答できるので、この場合にも正確なＡＧＣ動作が可能となる。
このように、請求項１〜１７の構成をとることによって、小信号から大信号まで幅広いダイナミックレンジに対応し、且つ、高精度なデータ受信が可能な光受信回路を実現することができる。
【発明を実施するための最良の形態】
以下、本発明の実施の形態について、図面を参照しながら説明を行う。
（第１の実施の形態）
先ず、図１を用いて、本発明の光受信回路の第１の実施の形態について説明する。
図１の光受信回路は、光の入力信号を受信し、この入力光の強度に比例した電流を出力する受光素子１と、この受光素子１により光−電気変換され、出力された電流による電気信号を増幅する為の反転増幅器２と反転増幅器２の入力ＩＮと出力ＯＵＴとの間に接続された帰還抵抗Ｒ１から構成されるトランスインピーダンスアンプ３と、トランスインピーダンスアンプ３の出力を受けて、この出力と、ある所望の値に設定した基準値（第１の比較値）ＶＢ１とを比較し、トランスインピーダンスアンプ３の出力レベルを判定し、この比較結果を出力する比較回路４と、比較回路４の比較結果を保持し、この比較結果に応じてトランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号（利得調整の為の制御信号）２０を生成する制御回路５から構成される。
但し、トランスインピーダンスアンプ３はＡＧＣ信号２０の入力に応じて、利得を調整できる機能を有しているものとする。また、本実施の形態における制御回路５は、過大な入力信号が入力された場合に、利得を小さく制御するように働くものとする。
ここで、前記構成による光受信回路の動作説明を行う。まず、受光素子１に小振幅の入力光を受信した場合、受光素子１では、入力光の強度に比例した電流を出力し、トランスインピーダンスアンプ３では、小振幅の入力電流を増幅して出力する。比較回路４では、トランスインピーダンスアンプ３の出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１とを比較し、この比較結果を出力する。しかし、小振幅の電流が入力された場合には、トランスインピーダンスアンプ３の反転増幅された出力信号振幅は小さく、ある所望の値に設定した基準値ＶＢ１を下回らないので、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号は出力されず、制御回路５からも、トランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０は出力されない。従って、トランスインピーダンスアンプ３は常に一定の利得で、入力電流を増幅し出力し続ける。
次に、受光素子１に大振幅の入力光を受信した場合、受光素子１では、入力光に比例した電流を出力し、トランスインピーダンスアンプ３では、大振幅の入力電流を増幅して出力する。比較回路４では、トランスインピーダンスアンプ３の反転増幅された出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１とを比較し、出力信号ＯＵＴが基準値ＶＢ１を下回る過大な信号であった場合には、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号を出力する。この比較信号を受けた制御回路５では、受けた比較信号を保持するとともに、トランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０を出力する。トランスインピーダンスアンプ３では、制御信号５から受けたＡＧＣ信号２０により利得を抑えるよう調整され、新たに設定された利得により入力電流を増幅し、出力する。この利得調整後の出力信号ＯＵＴを受けて、比較回路４では、更に、トランスインピーダンスアンプ３の新たに設定された利得による出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１とを比較し、尚且つ、出力信号ＯＵＴが基準値ＶＢ１を下回る場合には、再度、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号を出力する。このように、トランスインピーダンスアンプの出力信号が基準値ＶＢ１を下回っている間は、比較回路４は信号レベルの比較を継続し、制御回路５は比較回路４からの比較結果を保持すると共に、ＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３の利得を調整し続ける。そして、トランスインピーダンスアンプ３の利得が低く抑えられ、出力信号ＯＵＴが基準値ＶＢ１を上回ると、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号は出力されなくなり、制御回路５からはその時設定されているＡＧＣ信号２０が出力され続け、トランスインピーダンスアンプ３はその時設定されている利得で、入力電流を増幅し出力し続ける。
但しここでは、出力信号ＯＵＴが基準値ＶＢ１を下回った場合には、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったことを示す信号が出力されると説明したが、出力信号ＯＵＴが基準値ＶＢ１を上回った場合には、比較回路４から、出力信号ＯＵＴが基準値ＶＢ１を上回ったことを示す信号を出力するような、基準値ＶＢ１の設定の仕方、比較回路４の構成等を用いても構わない。
同様に、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を上回るまで比較し続けると説明したが、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を下回るまで比較し続けるような基準値ＶＢ１の設定の仕方、比較回路４の構成等を用いても構わない。
また、トランスインピーダンスアンプ３の利得を調整する為のＡＧＣ信号２０は、１本の制御信号で説明したが、複数のＡＧＣ信号を使用しても構わない。
図２２に、トランスインピーダンスアンプ３の入力信号ＩＮと、トランスインピーダンスアンプ３の出力信号ＯＵＴと、あらかじめ設定した所定の基準電圧ＶＢ１との比較動作のタイミングチャートを示す。図中、矢印で時刻ｔａ〜ｔｅを示したように、出力信号ＯＵＴが基準電圧ＶＢ１を下回っている間は、トランスインピーダンスアンプ３の利得が調整され続けるので、出力信号ＯＵＴの振幅が時刻ｔａから時刻ｔｅへ向かって徐々に小さくなる。そして、出力信号ＯＵＴが基準電圧ＶＢ１を上回ると、前記図１の説明のように比較回路４は、出力信号ＯＵＴが基準電圧ＶＢ１を下回っていることを示す信号が出力されなくなるので、これにより、制御回路５からは、トランスインピーダンスアンプの利得調整を行う為のＡＧＣ信号２０は新たに生成されなくなり、トランスインピーダンスアンプ３の利得及び出力信号ＯＵＴの振幅は一定となり、以降そのままの振幅で出力され続ける。
また図２２では、Ｈレベルデータ毎にＡＧＣ機能が動作しているが、トランスインピーダンスアンプ３の利得が最適に設定されるタイミングであれば、どのようなタイミングでＡＧＣ機能を働かせても構わない。
ここで、トランスインピーダンスアンプ３はＡＧＣ信号２０が入力されると利得を調整できる機能を有していると明記したが、この機能については、利得調整機能付き反転増幅器を利用しても構わない。
一例として図１８に、利得調整機能付き反転増幅器を示す。図１８の反転増幅器では、ゲートに入力信号ＩＮが入力され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ１２と、ソースがＮＭＯＳトランジスタＭ１２のドレインに接続され、ゲートに所望のバイアス電圧ＶＢ４が入力されたＮＭＯＳトランジスタＭ１３と、このＮＭＯＳトランジスタＭ１３のドレインと電源ＶＤＤとの間に接続された負荷抵抗ＲＬと、ＮＭＯＳトランジスタＭ１２のドレインと電源ＶＤＤとの間に接続された電流源Ｉ２と、ゲートがＮＭＯＳトランジスタＭ１３のドレインに接続され、ドレインが電源ＶＤＤに接続されたＮＭＯＳトランジスタＭ１４と、ＮＭＯＳトランジスタＭ１４のソースとＧＮＤとの間に接続された電流源Ｉ３とＮＭＯＳトランジスタＭ１２のゲートとＮＭＯＳトランジスタＭ１４のソースとの間に接続された帰還抵抗Ｒ１とから構成され、ＮＭＯＳトランジスタＭ１４のソースから出力信号ＯＵＴが出力されるトランスインピーダンスアンプ３に、ソースがＮＭＯＳトランジスタＭ１２のゲートに接続され、ドレインがＮＭＯＳトランジスタＭ１２のドレインに接続され、ゲートに制御電圧ＡＧＣ信号が印加されるＮＭＯＳトランジスタＭ１５を追加した構成を示す。
この構成では、大電流入力時にＡＧＣ信号２０がＮＭＯＳトランジスタＭ１５のゲートに印加されることによって、ＮＭＯＳトランジスタＭ１５に過剰電流が引き抜かれ、また、反転増幅器の利得が下げられるので、トランスインピーダンスアンプ３における飽和の抑制が可能となる。
但しここで示したのは一例であり、利得調整機能のある反転増幅器であればどのような構成のものを用いても構わない。
また、図１９に示すように、トランスインピーダンスアンプ３において、帰還抵抗Ｒ１に並列に接続された複数のＮＭＯＳトランジスタＭ１ａ、Ｍ１ｂ、・・・を用意し、並列に接続された１つ又は複数のＮＭＯＳトランジスタＭ１ａ、Ｍ１ｂ、・・・にトランスインピーダンスアンプ３の利得を調整する為の制御信号ＡＧＣａ、ＡＧＣｂ、・・・を与え、オンしたときの抵抗値を利用して、トランスインピーダンスアンプ３の利得を調整しても構わない。
但しここでは、トランスインピーダンスアンプ３の利得の調整をＮＭＯＳトランジスタで行ったが、ＰＭＯＳトランジスタを使用しても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを両方使用しても構わない。
また、図２０に示すように、トランスインピーダンスアンプ３において、帰還抵抗Ｒ１と帰還抵抗Ｒ１に並列に接続された１つ又は複数の帰還抵抗Ｒ２ａ、Ｒ２ｂ、・・・とスイッチＳＷ２ａ、ＳＷ２ｂ、・・・とを直列に接続したものを用意し、これらスイッチＳＷ２ａ、ＳＷ２ｂ、・・・をトランスインピーダンスアンプ３の利得を調整する為の制御信号ＡＧＣａ、ＡＧＣｂ、・・・に応じてＯＮ、ＯＦＦすることによって、トランスインピーダンスアンプ３の利得を調整しても構わない。
更に、図２１に示すように、トランスインピーダンスアンプ３において、１つ又は複数の反転増幅器２ａ、２ｂ、・・・と、各々の反転増幅器を切り替えるためのスイッチＳＷ３ａ、ＳＷ３ｂ、・・・を用意し、スイッチＳＷ３ａ、ＳＷ３ｂ、・・・をＯＮ、ＯＦＦすることによって、適正な反転増幅器を選択し、トランスインピーダンスアンプ３の利得及び帯域を調整しても構わない。
このようにトランスインピーダンスアンプ３の利得を調整できるいくつかの機能を示したが、これらの機能を単独で使用しても、組み合わせて使用してもよく、トランスインピーダンスアンプ３の利得を調整できる方法であればその他どのような手法を用いても構わない。
次に、図１４に、比較回路４の具体例を示す。図１４の比較回路４は、ゲートにあらかじめ設定した所定の基準電圧ＶＢ１を入力するＰＭＯＳトランジスタＭ１と、ソースがＭ１のソースと接続され、ゲートにトランスインピーダンスアンプ３の出力信号ＯＵＴを入力するＰＭＯＳトランジスタＭ２と、ドレインがＰＭＯＳトランジスタＭ１のドレインと接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ３と、ドレインがＰＭＯＳトランジスタＭ２のドレインと接続され、ゲートがＮＭＯＳトランジスタＭ３のドレイン及びゲートに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ４と、ＰＭＯＳトランジスタＭ１及びＭ２のソースと電源ＶＤＤとの間に接続された電流源Ｉ１とから構成され、ＮＭＯＳトランジスタＭ４のドレインから出力信号ＣＯＵＴが出力される構成とする。
ここで、前記構成の比較回路についての動作説明を行う。図１４に示した比較回路４では、あらかじめ設定した所定の基準電圧ＶＢ１とトランスインピーダンスアンプ３の出力信号ＯＵＴとを比較し、トランスインピーダンスアンプ３の出力信号ＯＵＴがあらかじめ設定した所定の基準電圧ＶＢ１を下回った場合には、ＰＭＯＳトランジスタＭ２に電流が流れ、出力信号ＣＯＵＴがＨとなる。
但し、ここで示した構成は一例であり、トランスインピーダンスアンプ３の出力と所望の基準値ＶＢ１を比較できる構成であれば、どのような構成でも構わない。また出力信号の極性が反対になっても構わない。
本実施の形態の構成をとることにより、従来は複数の基準値、複数の比較回路を用いてトランスインピーダンスアンプ３の利得を調整する必要があったが、本発明では、基準値及び比較回路を共に１つのみを設ける構成により、同様にトランスインピーダンスアンプ３の利得を調整することができ、また、比較回路を１つのみ接続している為、トランスインピーダンスアンプ３の出力ノードの負荷を小さく設定出来るので、高速応答時にも、広ダイナミックレンジな入力に対して高精度な応答が可能な光受信回路を実現することができる。また、基準値及び比較回路をともに１つのみ使用するため、小面積、低消費電力化も可能となる。
更に、制御回路５に複数のリセット信号を入力、又は、制御回路５に１つ又は複数のリセット信号ＲＥＴを入力し、これを元に複数のリセット信号を生成することによって、随時、保持している比較結果の初期化（リセット）を行うことができ、バースト信号等、不連続信号への対応が可能となる。また、このリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を使用して、順次比較回路４からの出力を制御回路５で保持し、トランスインピーダンスアンプ３の利得を調整するＡＧＣ信号２０を生成することが可能となる。このような制御回路５の具体例を図３〜図８を用いて説明する。
先ず、図３に本発明の第１の実施の形態における制御回路５の具体例Ａを示す。尚、図３において、制御回路５の内部構成以外については、図１について前記に示したので、同一部分の説明は省略する。
図３の制御回路５は、比較回路４から出力される比較結果を保持する複数のラッチ回路６ａ、６ｂ、・・・と、複数のラッチ回路６ａ、６ｂ、・・・の出力結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・よりトランスインピーダンスアンプ３の利得調整を行う為の制御信号としてＡＧＣ信号２０を生成する制御信号生成回路７から構成される。
ここで、前記構成の制御回路５の動作説明を行う。制御回路５ではまず、複数のラッチ回路６ａ、６ｂ、・・・が各々リセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・によりリセットされ、非動作状態になる。次に、ラッチ回路６ａに入力されるリセット信号ＲＥＴａがリセット解除にされ、ラッチ回路６ａが動作状態になることによって、トランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１とを比較した比較結果が比較結果ＭＯＵＴａとしてラッチ回路６ａに保持されるとともに、この比較結果ＭＯＵＴａが出力される。
制御信号生成回路７では、この比較結果ＭＯＵＴａを用いて、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。次に、ラッチ回路６ｂのリセットが、リセット信号ＲＥＴｂによって解除され、ラッチ回路６ｂを動作させることによって、利得調整を行ったトランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１の比較結果が保持され、比較結果ＭＯＵＴｂが出力される。制御信号生成回路７では、この比較結果ＭＯＵＴｂを用いて、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。
このように、ある所望のタイミングで順次ラッチ回路６ａ、６ｂ、・・・のリセットが解除されると、順次ラッチ回路６ａ、６ｂ、・・・にトランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１の比較結果が保持されるので、制御信号生成回路７では、この比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を用いて、順次トランスインピーダンスアンプの利得調整を行う為のＡＧＣ信号２０を生成し、最終的に、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回るまで、トランスインピーダンスアンプ３の利得を調整し続ける。
更に、複数のラッチ回路６ａ、６ｂ、・・・に改めてリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を入力し、リセットすると、複数のラッチ回路６ａ、６ｂ、・・・は初期化され、新たにＡＧＣ機能を動作させることが可能となる。
また、ここでは、制御信号生成回路７より、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力すると明記したが、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をそのまま制御信号に使用しても構わない。
図４に本実施の形態における制御回路５の具体例Ｂを示す。
図３に示した制御回路５の具体例Ａで、複数のラッチ回路６ａ、６ｂ、・・・には、順次リセット信号ＲＥＴａ、ＲＥＴｂ、・・・を入力するとしたが、このリセット信号は外部からＲＥＴａ、ＲＥＴｂ、・・・と順に、一定又は最適なタイミングで入力しても構わないが、入力信号数が多い場合は、外部での構成及びタイミング調整が困難である。そこで、図４に示す本実施の形態の制御回路５では、外部からの１つ又は複数のリセット信号ＲＥＴを受けて、複数のラッチ回路６ａ、６ｂ、・・・に入力するリセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・をリセット信号生成回路８で内部生成する構成とする。
また、これに加えて、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・はリセット信号ＲＥＴを基に遅延回路を用いて生成してもよいし、最適なタイミングでリセットを解除できる構成であれば、その他どのような構成を用いても構わない。
更に、リセット信号生成時に、まずラッチ回路６ａのみリセット信号ＲＥＴａでリセットを解除しておき、ラッチ回路６ａの出力信号が変化した時、すなわち、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を下回った時のみ、残りのリセット信号ＲＥＴｂ、・・・を生成するとすれば、トランスインピーダンスアンプ３の入力電流が大きく、ＡＧＣ機能が必要な時のみリセット信号が生成されることになり、通常使用時の低雑音化、低消費電力化が図れる。
図５に本実施の形態における制御回路５の具体例Ｃを示す。
本実施の形態では、図４の制御回路５の具体例Ｂに加え、トランスインピーダンスアンプ３の利得が適正に調整され、トランスインピーダンスアンプ３の出力ＯＵＴが基準値（第１の比較値）ＶＢ１を上回った場合には、制御信号生成回路７が、リセット信号生成回路８へＳＴＯＰ信号２１を送信し、リセット信号生成回路８のその時の状態を保持し、新たなラッチ動作をしない機能が追加される。
このことにより、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回り、それ以上トランスインピーダンスアンプ３の利得調整が必要なくなった場合には、リセット信号生成回路及びラッチ回路動作を停止することによって、無駄な回路動作及び出力を停止し、雑音特性の向上及び低消費電力化が図れる。
図６に本実施の形態における制御回路５の具体例Ｄを示す。
本実施の形態では、図４の制御回路５の具体例Ｂに加え、トランスインピーダンスアンプ３の利得が適正に調整され、トランスインピーダンスアンプ３の出力ＯＵＴが基準値（第１の比較値）ＶＢ１を上回った場合には、制御信号生成回路７が、複数のラッチ回路６ａ、６ｂ、・・・へＳＴＯＰ２信号２２を送信し、複数のラッチ回路６ａ、６ｂ、・・・のその時の状態を保持し、新たな信号を生成しないように動作する機能が追加される。
ここで、複数のラッチ回路６ａ、６ｂ、・・・は動作を停止すると明記したが、データを別途保持し、全てのラッチ回路６ａ、６ｂ、・・・の動作を停止しても構わないし、使用しなかったラッチ回路のみ停止しても構わない。
また、ラッチ回路６ａ、６ｂ、・・・の動作の停止については、リセット信号ＲＥＴａ、ＲＥ Ｔｂ、・・・とＳＴＯＰ２信号２２との論理和をとり、ＳＴＯＰ２信号２２が入力されたときにはリセット信号ＲＥＴａ、ＲＥＴｂ、・・・が働く構成とし、動作を停止させてもよく、また、強制的にラッチ回路を停止しても構わない。
これにより、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回り、それ以上トランスインピーダンスアンプ３の利得調整が必要なくなった場合には、ラッチ回路動作を停止することによって、無駄な回路動作及び出力を省き、雑音特性の向上及び、低消費電力化を図ることができる。
図７に本実施の形態における制御回路５の具体例Ｅを示す。
図３の制御回路５の具体例Ａでは、複数のラッチ回路６ａ、６ｂ、・・・には、外部から順次リセット信号ＲＥＴａ、ＲＥＴｂ、・・・を入力するとしたが、本実施の形態では、外部から制御信号生成回路７へ１つ又は複数のリセット信号ＲＥＴを入力し、このリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・が出力する比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・とに基づいてリセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・を生成し、これら生成したリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を、複数のラッチ回路６ａ、６ｂ、・・・の各々に入力することにより、その動作を順次開始させる。
ここで、前記構成の制御回路５の動作説明を行う。制御信号生成回路１０では、外部より入力されたリセット信号ＲＥＴに基づいてリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、複数のラッチ回路６ａ、６ｂ、・・・を初期化し、これら複数のラッチ回路６ａ、６ｂ、・・・を非動作状態にする。次に、リセット信号ＲＥＴａを用いてラッチ回路６ａのリセット解除することにより動作状態にし、トランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢ１との比較結果を保持する。この保持した比較結果ＭＯＵＴａが出力されると、トランスインピーダンスアンプ３では利得の調整がおこなわれ、トランスインピーダンスアンプ３では、調整された利得で増幅された信号を出力する。次に、ラッチ回路６ａの比較結果ＭＯＵＴａの出力より少し遅れたタイミングでリセット信号ＲＥＴｂを生成する。そして、上述したのと同様に、リセット信号ＲＥＴｂを用いてラッチ回路６ｂのリセット解除を行い、利得の調整されたトランスインピーダンスアンプ３の出力ＯＵＴと基準値ＶＢの比較結果を保持する。また、保持した比較結果ＭＯＵＴｂが出力されると、トランスインピーダンスアンプ３では利得の調整が行われ、トランスインピーダンスアンプ３では、調整された利得で増幅された信号が出力される。
このように、出力される比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に基づいて、順次リセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、順次複数のラッチ回路６ａ、６ｂ、・・・に、利得調整を行なったトランスインピーダンスアンプ３の出力ＯＵＴ及び基準値ＶＢ１の比較結果を保持することによって、高精度なタイミングでＡＧＣ機能動作を行うことを可能としている。
更に、この構成では、ストップ信号を新たに生成しなくても、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回ったところで、比較結果ＭＯＵＴｎ（以下、ｎはａ、ｂ、・・・を示す）は変化しなくなり、新たなリセット信号は生成されなくなるので、無駄な回路動作を省略することができ、低消費電力化が図れる。
但し、ここでは、比較結果ＭＯＵＴａの出力より少し遅れたタイミングでリセット信号ＲＥＴｂを生成するとしたが、このタイミングは遅延回路を用いてもよいし、その他どのような構成を用いても構わない。
続いて、図１５に、ラッチ回路６ａ、６ｂ、・・・の具体例としてラッチ回路６を示す。ラッチ回路６は、ゲートに比較回路４の出力信号ＣＯＵＴを入力し、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ５と、ゲートがＮＭＯＳトランジスタＭ５のドレインに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＭ６と、ドレインがＰＭＯＳトランジスタＭ６のドレインに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ７と、ドレインがＰＭＯＳトランジスタＭ６のドレインに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＭ８と、ドレインがＰＭＯＳトランジスタＭ６のドレインに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＭ９と、ゲートがＰＭＯＳトランジスタＭ８のドレインに接続され、ソースがＶＤＤに接続され、更にドレインがＰＭＯＳトランジスタＭ８のゲートに接続されたＰＭＯＳトランジスタＭ１０と、ゲートがＮＭＯＳトランジスタＭ９のドレインに接続され、ソースがＧＮＤに接続され、更にドレインがＮＭＯＳトランジスタＭ９のゲートとＰＭＯＳトランジスタＭ１０のドレインとに接続されたＮＭＯＳトランジスタＭ１１とから構成され、ＮＭＯＳトランジスタＭ１１のドレインから出力信号ＲＯＵＴが出力される構成とする。
ここで、前記構成のラッチ回路６の動作説明を行う。ラッチ回路６では、まずリセット信号ＲＥＴにＨを入力すると、ＮＭＯＳトランジスタＭ７がＯＮとなり、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、及びＮＭＯＳトランジスタＭ１１で正帰還がかかり、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０がＯＮとなり、出力信号ＲＯＵＴにＨが出力される。次に、リセット信号ＲＥＴにＬを入力することによりリセット解除した後、比較回路４の出力信号ＣＯＵＴにＨが入力されると、ＮＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ６がＯＮとなり、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、及びＮＭＯＳトランジスタＭ１１で正帰還がかかり、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ１１がＯＮとなり、出力信号ＲＯＵＴがＬに変化する。
その後、ＰＭＯＳトランジスタＭ８、ＮＭＯＳトランジスタＭ９、ＰＭＯＳトランジスタＭ１０、ＮＭＯＳトランジスタＭ１１では正帰還がかかり続けるので、改めてリセット信号ＲＥＴにＨが入力されない限り、この値が保持され続ける。
但し、ここでは、リセット信号ＲＥＴにＨが入力されたときに初期化されると明記したが、ラッチ回路６ａ、６ｂ、・・・の構成によっては、信号極性は反対になっても構わない。
また、ラッチ回路６ａ、６ｂ、・・・はこの構成に限らず、比較回路４の出力信号を保持できる構成であれば、どのような構成でも構わない。
図１６に制御回路内の制御信号生成回路１０の具体例を示し、また、図２４、及び図２５に、この制御信号生成回路１０のタイミングチャートを示す。
制御信号生成回路１０は、外部からのリセット信号ＲＥＴ及び複数のラッチ回路６ａ、６ｂ、・・・の出力する比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に基づいて、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号を生成する。
このＡＧＣ信号を生成するために、制御信号生成回路１０は、まず、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・を生成する。
これら生成した比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・及び逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・と電源電圧ＶＤＤとを用いて、２入力のＡＮＤ演算を行う。２入力型のＡＮＤ回路に入力する信号は、生成された比較結果に対して、前回生成された比較結果の逆相信号を組み合わせた２つの信号を入力するものとする。すなわち、生成されたのが、例えば、比較結果ＭＯＵＴｃであった場合、この１回前に生成された比較結果の逆相信号／ＭＯＵＴｂと比較結果ＭＯＵＴｃとを組み合わせた２つの信号をＡＮＤ回路（図１６ではＡＮＤ回路ＡＮＤ０ｂ）に入力される。同様にして、生成される比較結果に対してＡＮＤ回路ＡＮＤ０ａ〜ＡＮＤ０ｚまでのＡＮＤ演算が行われる。但し、最初に生成される比較結果ＭＯＵＴａ及び最後に生成される比較結果の逆相信号／ＭＯＵＴｚに対しては、電源電圧ＶＤＤとの論理和が演算される。このようにして、順次生成される比較結果に基づいてＡＮＤ回路ＡＮＤ０ａ〜ＡＮＤ０ｚの何れか１つからＨの信号が出力される。
一方、トランスインピーダンスアンプ３の利得を制御する為の設定電圧Ｖａ、Ｖｂ、・・・Ｖｚ（Ｖａ＜Ｖｂ＜・・・＜Ｖｚ）を予め用意し、各々スイッチＳＷａ、ＳＷｂ、・・・、ＳＷｚを介して、ＡＧＣ信号を供給するラインに接続する。これらスイッチＳＷｎ（ｎはａ〜ｚを示す）には、上述のＡＮＤ回路ＡＮＤ０ｎ（ｎはａ〜ｚを示す）が対応し、例えば、ＡＮＤ回路ＡＮＤ０ｂの出力がＨのとき、スイッチＳＷｂがＯＮとなり、ＡＧＣ信号を供給するラインには、設定電圧Ｖｂが出力される。
このように、出力される比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に応じて、順次設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚが選択され、ＡＧＣ信号として、例えば図１８のようなトランスインピーダンスアンプ３のＡＧＣ信号入力ゲートへ入力され、利得調整が行われる。
但しここでは、ＡＮＤ回路を用いたが、順次設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚを選択できる構成であれば、どのような論理回路でも、また、アナログ回路でも構わない。
また、ＡＧＣ信号として、設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚ(Ｖａ<Ｖｂ<・・・<Ｖｚ)を設定したが、電圧の関係はこの限りではない。
更に、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を下回っていたとき、比較回路４の出力をラッチ回路６ｎでラッチした比較結果ＭＯＵＴｎをＬとしたが、比較回路４、ラッチ回路６ｎの構成により極性が反対になっても構わない。但し、ここでｎはａ〜ｚを示すものとする。
またここでは、ＡＧＣ信号をトランスインピーダンスアンプ３に出力するラインを１本としたが、複数のＡＧＣ信号ａ、ＡＧＣ信号ｂ、・・・を生成し、例えば図１９のようなトランスインピーダンスアンプ３へ入力し、利得調整を行っても構わない。
また、ここでは設定電圧Ｖａ、Ｖｂ、・・・、Ｖｚを選択したが、設定電圧を選択するのではなく、ロジックレベルの電圧を出力し、例えば図２０、図２１のようなトランスインピーダンスアンプ３へ入力、スイッチをＯＮ、ＯＦＦして利得調整を行っても構わない。
更に、直接比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を利用して制御を行っても構わない。
図１６に示す制御信号生成回路１０では、更に、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・とに基づいて複数のラッチ回路６ａ、６ｂ、・・・に各々入力するリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、これらリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成する為に、インバータ回路ＩＮＶ２ａ及び３入力のＮＡＮＤ回路ＮＡＮＤ２ｂ、ＮＡＮＤ２ｃ、・・・ＮＡＮＤ２ｚを備える。
まず、制御信号生成回路１０では、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・が生成される。
ここで、リセット信号ＲＥＴａは、インバータ回路ＩＮＶ２ａの出力とし、この入力端子には外部から入力されるリセット信号ＲＥＴが入力される。また、リセット信号ＲＥＴｂ〜ＲＥＴｚは、ＮＡＮＤ回路ＮＡＮＤ２ｂ〜ＮＡＮＤ２ｚの出力とし、それぞれのＮＡＮＤ回路には、リセット信号ＲＥＴ、逆相信号／ＭＯＵＴａ〜／ＭＯＵＴｙ、及び、遅延回路Ｄｅｌａｙａ〜Ｄｅｌａｙｙを介した逆相信号／ＭＯＵＴａ〜／ＭＯＵＴｙが入力される。例えば、リセット信号ＲＥＴｃの生成は、ＮＡＮＤ回路ＮＡＮＤ２ｃにより行われ、ＮＡＮＤ回路ＮＡＮＤ２ｃに入力される外部からのリセット信号ＲＥＴがＨであり、また、逆相信号／ＭＯＵＴｂとしてＨが入力されてからＤｅｌａｙｂの遅延時間が経過した後に、ＮＡＮＤ回路ＮＡＮＤ２ｃの全ての入力がＨとなり、この出力であるリセット信号ＲＥＴｃはＬレベルとなり、それ以外の場合はＨレベルの値となる。
本実施の形態では、リセット信号ＲＥＴａ〜ＲＥＴｚが値Ｈをとる間は、これらが入力されるラッチ回路６ａ〜６ｚはリセット状態であり、Ｈ→Ｌとなることによりリセットが解除される。
このように、順次比較結果／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・を遅延させたリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、ラッチ回路６ａ、６ｂ、・・・に入力することにより、ラッチ回路６ａ、６ｂ、・・・では順次リセットが解除され、ラッチ動作が行なわれる。
ここで、リセット信号ＲＥＴをＮＡＮＤへの入力信号の１つに加えたのは、リセット信号ＲＥＴｂ、ＲＥＴｃ、・・・、ＲＥＴｚの初期リセットを行う為である。
また、トランスインピーダンスアンプ３の出力ＯＵＴが基準値ＶＢ１を上回ると、比較回路４からＬが出力されるので、ラッチ回路６ｎの出力／ＭＯＵＴｎはずっとＬのままとなり、リセット信号ＲＥＴｎ+１によるラッチ回路６ｎ+１の新たなリセット解除は停止される。このことにより、トランスインピーダンスアンプ３の利得調整の必要がなくなると、それ以降のラッチ回路動作は停止でき、無駄な回路動作がなくなることによる低消費電力化が図れる。
但しここでは、リセット信号ＲＥＴｎの出力値がＨの間はリセットされ、Ｈ→Ｌでラッチ回路６ｎのリセットが解除されるとしたが、ラッチ回路６ｎの構成により、極性が反対になっても構わない。
ここで、前記構成の制御信号生成回路１０の動作を図２４及び図２５のタイミングチャートを用いて説明する。
図２４は、トランスインピーダンスアンプ３の入力信号ＴＩＡ＿ＩＮに対する出力信号ＴＩＡ＿ＯＵＴの変化を、逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・、／ＭＯＵＴｇ及びスイッチＳＷａ、ＳＷｂ、・・・、ＳＷｇの動作に対して示した図であり、図２５は、図２４に示したのと同一のトランスインピーダンスアンプ３の入力信号ＴＩＡ＿ＩＮに対する出力信号ＴＩＡ＿ＯＵＴの変化を、逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・、／ＭＯＵＴｇ及びリセット信号ＲＥＴ、ＲＥＴａ、ＲＥＴｂ、・・・、ＲＥＴｇの動作に対して示した図である。尚、図２４及び図２５に示したＴＩＡ＿ＩＮはトランスインピーダンスアンプ３の入力信号、ＴＩＡ＿ＯＵＴはトランスインピーダンスアンプ３の出力信号、また、Ｖｒｅｆは、比較回路４において出力信号ＴＩＡ＿ＯＵＴと比較される比較値を示す。
図２４及び図２５では、時刻ｔ１においてトランスインピーダンスアンプ３に入力信号ＴＩＡ＿ＩＮが入力されることを示している。
ここでは先ず、図２５に示すように、時刻ｔ０では、ラッチ回路６ａのリセット信号ＲＥＴａが解除されており、且つ、出力信号ＴＩＡ＿ＯＵＴが比較回路４の比較値Ｖｒｅｆを上回っているので、ラッチ回路６ａの出力する比較結果ＭＯＵＴａの値はＨ（比較結果／ＭＯＵＴａの値はＬ）であり、図１６の制御信号生成回路１０におけるＡＮＤ回路ＡＮＤ０ａは値Ｈを出力する。これにより、図２４に示すように、スイッチＳＷａは選択され、設定電圧ＶａがＡＧＣ信号としてトランスインピーダンスアンプ３に入力される。
時刻ｔ１では、この設定電圧ＶａによるＡＧＣ信号で設定されるトランスインピーダンスアンプ３の利得による時刻ｔ１の入力信号ＴＩＡ＿ＩＮに対する出力信号ＴＩＡ＿ＯＵＴは、比較回路４の比較値Ｖｒｅｆを下回ることが示されている。このため、比較結果ＭＯＵＴａはＬに、すなわち、逆相信号／ＭＯＵＴａはＨになり、図１６に示したＮＡＮＤ回路ＮＡＮＤ２ｂにより、所定の遅延時間経過後にラッチ回路６ｂのリセットが解除され、ラッチ回路６ｂに新たな比較結果ＭＯＵＴｂが保持される。これにより、図１６の制御信号生成回路１０のＡＮＤ回路ＡＮＤ０ａはＬ、また、ＡＮＤ回路ＡＮＤ０ｂはＨとなり、スイッチＳＷｂが選択されることにより、トランスインピーダンスアンプ３には、設定電圧Ｖｂが入力されることになる。
時刻ｔ２では、この設定電圧Ｖｂを受けて利得調整されたトランスインピーダンスアンプ３により、新たに出力される出力信号ＴＩＡ＿ＯＵＴの値が少し上昇している。しかし、比較値Ｖｒｅｆに対しては、依然、下回っているため、更に、ラッチ回路６ｃのリセットが解除される。これにより、前記同様に制御信号生成回路１０のＡＮＤ回路ＡＮＤ０ｃはＨとなり、スイッチＳＷｃが選択されることにより、トランスインピーダンスアンプ３には、設定電圧Ｖｃが入力される。
時刻ｔ３では、この設定電圧Ｖｃによる利得調整により、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回ることが示される。このようにして、トランスインピーダンスアンプ３の利得が適正に調整される。図２４では、入力信号ＴＩＡ＿ＩＮのレベルが時刻ｔ４まで変化しないので、この状態が時刻ｔ４まで保持される。
しかし、時刻ｔ４において、入力信号ＴＩＡ＿ＩＮのレベルが上昇するので、これに対して、出力信号ＴＩＡ＿ＯＵＴも変化し、再び、比較値Ｖｒｅｆを下回る。そして、これ以降は、上述の動作と同様に、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回るまで、利得調整が行われる。
（第２の実施の形態）
次に、図８を用いて、本発明の受信回路の第２の実施の形態について説明を行う。
本実施の形態における受信回路は、第１の実施の形態の受信回路の制御回路５がラッチ回路により、比較回路４の比較結果を保持していた構成に対して、レジスタ回路により順次比較回路４の比較結果を保持する構成において第１の実施の形態と異なる。
ここでは、レジスタ回路以外については、第１の実施の形態に示しているので、同一部分の説明は省略する。
図８に示す本実施の形態における受信回路が備える制御回路５は、比較回路４から出力される比較結果を順次保持するシフトレジスタ回路１１ａ、１１ｂ、・・・と、シフトレジスタ回路１１ａ、１１ｂ、・・・の出力結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・に基づいてトランスインピーダンスアンプ３の利得調整を行う為の制御信号であるＡＧＣ信号２０を生成する制御信号生成回路７とから構成される。
ここで、前記構成の制御回路５について動作説明を行う。制御回路５ではまず、シフトレジスタ回路１１ａ、１１ｂ、・・・にリセット信号ＲＥＴが入力され、初期化される。
次に、前記シフトレジスタ回路１１ａ、１１ｂ、・・・のリセット信号ＲＥＴが解除されると、その後、シフトレジスタ回路１１ａから比較結果ＭＯＵＴ２ａとして値Ｈが出力され、この結果より制御信号生成回路７では、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。次に、調整された利得において、トランスインピーダンスアンプ３の出力信号が尚且つ基準値ＶＢ１を下回る場合、シフトレジスタ回路１１ａ、１１ｂから比較結果ＭＯＵＴ２ａ、ＭＯＵＴ２ｂとして値Ｈが出力され、この結果より制御信号生成回路７では、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３は調整された利得において増幅した信号を出力する。
以後、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を下回る限り、シフトレジスタは動作し、トランスインピーダンスアンプ３の利得を調整し続ける。そして、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を上回ると、シフトレジスタの変化は止まるので、その後は、その際に設定された適正なシフトレジスタの出力に応じた（ＡＧＣ信号に応じた）利得を保持し続ける。
この装置では、複雑なリセット信号作成が不要であり、Ｈレベルの信号が入力される毎に応答できるので、高速応答可能な構成となる。
また、第１の実施の形態における場合と同様に、制御回路５にリセット信号ＲＥＴを用いることにより、バースト信号等の不連続信号への対応が可能となる。
但しここでは、出力信号ＯＵＴが基準値ＶＢ１を下回ると、比較回路４より比較結果ＭＯＵＴｎに対して値Ｈが出力されると明記したが、基準値ＶＢ１の設定の仕方や比較回路４の構成等により、値Ｌが出力されても構わない。
更に、ここでは、制御信号生成回路７より、トランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を出力すると明記したが、出力結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をそのまま制御信号に使用してもよい。
（第３の実施の形態）
次に、図９を用いて、本発明の受信回路の第３の実施の形態について説明を行う。
図９に示す本実施の形態における受信回路は、トランスインピーダンスアンプ３の出力の中間値を生成する基準値生成回路１２、トランスインピーダンスアンプの出力と基準値生成回路１２の出力とを入力し、差動信号を生成する差動増幅回路１３を追加した構成において第１の実施の形態と異なる。
データ通信等、後段のアンプ回路で差動信号が必要な場合には、本発明の第１の実施の形態の構成では、出力信号ＯＵＴはシングルの信号である為、本発明のようなシングル−差動変換が必要となる。
また、任意のタイミングで、基準値生成回路１２にリセット信号（中間値リセット信号）を入れて初期化を行うことができることにより、バースト信号等、不連続信号に対しても応答可能となる。
また、基準値生成回路１２は、トランスインピーダンスアンプ３の出力の最小値と最大値を検出し、そこから中間値を求めてもよいし、中間値をそのまま求めてもよいし、中間値を生成できるものであれば、どのような構成でも構わない。
ここでは、上記構成以外については、第１の実施の形態に示しているので、同一部分の説明は省略する。
図１０に本実施の形態における受信回路の基準値生成回路１２の具体例を示す。
基準値生成回路１２は、トランスインピーダンスアンプ３の出力ＯＵＴに並列に接続された２つ以上の基準値生成回路（中間値生成回路）１２ａ、１２ｂ、・・・と、これら基準値生成回路１２ａ、１２ｂ、・・・に直列に接続された各々の出力を選択するスイッチ（中間値選択スイッチ）ＭＳＷａ、ＭＳＷｂ、・・・とから構成され、差動増幅回路１３は、トランスインピーダンスアンプ３の出力と、前記基準値生成回路１２の出力とを入力し、差動出力（差動信号）ＯＵＴＡ及びＯＵＴＢを出力する。
ここで、前記構成の基準値生成回路１２について動作説明を行う。各々の基準値生成回路１２ａ、１２ｂ、・・・には、まず初期化の為のリセット信号（中間値リセット信号）ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・が入力され、各々の有する中間値が初期化される。次に、トランスインピーダンスアンプ３からの出力信号ＯＵＴが入力されると、まずリセット信号ＲＥＴ２ａを解除し、基準値生成回路１２ａを動作させると共に、基準値生成回路１２ａに直列に接続されたスイッチＭＳＷａにＯＮする選択信号ＭＳＷＳａを入力し、基準値生成回路１２ａの出力を差動増幅回路１３に接続する。この時、基準値生成回路１２ａ以外の基準値生成回路１２ｂ、・・・はリセットされ、基準値生成回路１２ｂ、・・・に直列に接続されたスイッチＭＳＷｂ、・・・にはＯＦＦする選択信号ＭＳＷＳｂ、・・・が入力されて、差動増幅回路１３との接続は切断されている。
次に、トランスインピーダンスアンプ３の利得が変化した場合には、出力振幅が変化するので、変化後の正確な中間値を生成する為に、新たに基準値生成回路１２ｂを使用するとし、リセット信号ＲＥＴ２ｂを解除し、基準値生成回路１２ｂを動作させると共に、基準値生成回路１２ｂに直列に接続されたスイッチＭＳＷｂにＯＮする選択信号ＭＳＷＳｂを入力し、基準値生成回路１２ｂの出力を差動増幅回路１３に接続する。この時、基準値生成回路１２ａには再度リセットＲＥＴ２ａを入力し、基準値生成回路１２ａに直列に接続されたスイッチＭＳＷａにはＯＦＦする選択信号ＭＳＷＳａを入力し、接続を切断する。
このように２つ以上の基準値生成回路１２ａ、１２ｂ、・・・を適時切り替えることにより、常にその時々に適正な基準値を作成する。
また、基準値生成回路１２の切り替え方法として、２つの基準値生成回路１２ａ、１２ｂを交互に使用しても構わない。特に、基準値生成回路１２ａ、１２ｂを交互に使用する方法は、少ない構成要素で、且つ常に正確な基準値生成が可能であり、非常に効果的な基準値生成手法である。
また、初期のみトランスインピーダンスアンプ３の利得調整が大きい場合には、初期のみ基準値生成回路１２ａを使用し、それ以降は基準値生成回路１２ｂ、・・・を順次又は交互に使用するといったように、基準値生成回路１２ａ、１２ｂ、・・・を切り替えてもよい。
また、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・の切り替えは、トランスインピーダンスアンプ３の利得が変化した場合と明記したが、適正な基準値作成が出来るタイミングであればこの限りではない。
次に図１１、図１２を用いて本実施の形態における受信回路の制御回路１４の具体例を示す。
図１１の受信回路における制御回路１４では、比較回路４の比較結果と外部から入力されるリセット信号ＲＥＴとに基づいて、基準値生成回路１２の構成要素である基準値生成回路（中間値生成回路）１２ａ、１２ｂ、・・・の基準値をリセットするリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・及び基準値生成回路１２ａ、１２ｂ、・・・を差動増幅回路１３に接続するスイッチ（中間値選択スイッチ）ＭＳＷＳａ、ＭＳＷＳｂ、・・・をＯＮ、ＯＦＦする信号を出力する。この制御回路１４の詳細な構成について図１２を用いて説明する。
制御回路１４は、複数のラッチ回路６ａ、６ｂ、・・・と、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとにトランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を生成すると共に、複数のラッチ回路６ａ、６ｂ、・・・に各々入力するリセット信号（保持値リセット信号）ＲＥＴａ、ＲＥＴｂ、・・・と、基準値生成回路１２ａ、１２ｂ、・・・に各々入力するリセット信号（中間値リセット信号）ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・と、基準値生成回路１２ａ、１２ｂ、・・・の出力を選択するスイッチＭＳＷａ、ＭＳＷｂ、・・・への選択信号（中間値選択スイッチの開閉信号）ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成する制御信号生成回路１５から構成される。
ここで、前記構成の制御回路１４について動作説明を行う。制御回路１４の備える制御信号生成回路１５は、外部からのリセット信号ＲＥＴに基づいて、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・によりラッチ回路６ａ、６ｂ、・・・の初期化を行う。また、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・により基準値生成回路１２ａ、１２ｂ、・・・の初期化を行う。
次に、制御信号生成回路１５は、ラッチ回路６ａをリセット解除する信号に切り替えたリセット信号ＲＥＴａをラッチ回路６ａに入力して比較回路の出力を保持する動作状態にし、また同様に、基準値生成回路１２ａのリセット信号ＲＥＴ２ａを解除して基準値生成回路１２ａを動作させ、出力を選択するスイッチＭＳＷａへの選択信号ＭＳＷＳａをＯＮし、基準値生成回路１２ａで生成した基準値を差動増幅回路１３に入力する。但し、基準値生成回路１２ａ以外の基準値生成回路１２ｂ、・・・のリセット信号ＲＥＴ２ｂ、・・・はリセットを掛けたままとし、基準値生成回路１２ｂ、・・・の出力を選択するスイッチＭＳＷｂ、・・・への選択信号ＭＳＷＳｂ、・・・はＯＦＦとする。
次に、ラッチ回路６ａが比較回路４の比較結果を保持し、比較結果ＭＯＵＴａが出力されると、トランスインピーダンスアンプ３に、利得調整を行うためのＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３では、新たに設定された利得で、入力電流を増幅する。基準値生成回路１２ｂでは、トランスインピーダンスアンプ３で新たに設定された利得での正確な中間値を生成する為、リセット信号ＲＥＴ２ｂでリセットの解除を行い、基準値生成回路１２ｂを動作させると共に、出力を選択するスイッチＭＳＷｂへの選択信号ＭＳＷＳｂをＯＮする。またこの時、基準値生成回路１２ａをリセット信号ＲＥＴ２ａで再びリセットし、基準値生成回路１２ａの出力を選択するスイッチＭＳＷａへの選択信号ＭＳＷＳａをＯＦＦし、接続を切断する。但し、基準値生成回路１２ｃ、・・・のリセット信号ＲＥＴ２ｃはリセットが掛かったままとし、基準値生成回路１２ｃ、・・・の出力を選択するスイッチＭＳＷｃ、・・・への選択信号ＭＳＷＳｃ、・・・はＯＦＦとする。更に、ラッチ回路６ｂでは、トランスインピーダンスアンプ３で新たに設定された利得での比較結果を保持する為、ラッチ回路６ｂのリセット解除を行うリセット信号ＲＥＴｂを入力し、比較結果を保持する。
ここで、リセット信号ＲＥＴｂは、トランスインピーダンスアンプ３での利得調整時の変動を受けないよう、ラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成される。また、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・も、トランスインピーダンスアンプ３での利得調整時の変動を受けないよう、ラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成される。
このように、本構成では、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとにリセット信号ＲＥＴａ、ＲＥＴｂ、・・・、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成するので、高精度な比較結果の保持、トランスインピーダンスアンプ３の利得制御、トランスインピーダンスアンプ３の正確な中間値の生成が可能な構成を実現できる。
また、トランスインピーダンスアンプ３の利得調整の必要がなくなった場合、すなわち、比較回路４において、トランスインピーダンスアンプ３の出力ＯＵＴの値が基準値ＶＢ１を上回った場合であっても、ストップ信号を用いずに、リセット信号ＲＥＴａ、ＲＥＴｂ、・・・の新たな生成を停止することが可能であり、従って、無駄な比較動作やラッチ動作が不要となり、低消費電力化が図れる。
但しここで、リセット信号ＲＥＴｂはラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成されるとしたが、この遅れたタイミングの生成は遅延回路を用いてもよいし、その他どのような構成を用いても構わない。
また、リセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・はラッチ回路６ａの比較結果ＭＯＵＴａより少し遅れたタイミングで生成されるとしたが、この遅れたタイミングの生成は遅延回路を用いてもよいし、ゲート遅延を用いてもよいし、その他どのような構成を用いても構わない。
更に、前記構成は複数の基準値生成回路１２ａ、１２ｂ、・・・を使用する場合を示したが、複数の基準値生成回路を順次使用してもよいし、２個又は複数の基準値生成回路を交互に使用してもよいし、使用方法は、高精度な基準値を生成できる構成であれば、どのような構成でも構わない。
また、ここでは複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を元に説明したが、これらに替えて比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・を保持するシフトレジスタ回路１１ａ、１１ｂ、・・・を用いて、上述の、トランスインピーダンスアンプ３の利得調整を行うＡＧＣ信号２０、シフトレジスタ回路１１ａ、１１ｂ、・・・をリセットするリセット信号ＲＥＴａ、ＲＥＴｂ、・・・、また、基準値生成回路１２ａ、１２ｂ、・・・の基準値をリセットするリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成してもよい。またそれ以外の、比較回路の比較結果を保持する構成を使用しても構わない。
以下、図１７に制御信号生成回路１５の具体例を示し、この制御信号生成回路１５のタイミングチャートを図２４及び図２６に示す。
図１７に示す回路は、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとに、基準値生成回路１２ａ、１２ｂへのリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、及び、選択信号ＭＳＷＳａ、ＭＳＷＳｂを生成する。
制御信号生成回路１５は、図１６に示した制御信号生成回路１０に、上記図１７の回路を追加した構成である。
まず、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｂ、・・・を生成する。次に、比較結果ＭＯＵＴｎ及びその逆相信号／ＭＯＵＴｎのＡＮＤをＡＮＤ回路ＡＮＤｎにより演算する。但し、ここでｎはａ、ｂ、ｃ、・・・、ｚを示すものとする。続いて、これらＡＮＤの結果に対するＮＯＲ演算をＮＯＲ回路ＮＯＲにより行い、その出力を、スイッチＭＳＷａを選択する選択信号ＭＳＷＳａとする。
また、逆相信号／ＭＯＵＴｎ及び比較結果ＭＯＵＴｎのＡＮＤ演算をＡＮＤ回路ＡＮＤ２ｎにより行う。そして、これに続いて、これらＡＮＤの演算結果に対するＯＲ演算をＯＲ回路ＯＲにより行い、その出力を、スイッチＭＳＷｂを選択する選択信号ＭＳＷＳｂとする。
また、前記選択信号ＭＳＷＳｂを生成する回路と同じ構成の回路を、ＯＲ回路ＯＲ２及びＡＮＤ回路ＡＮＤ３ａ、ＡＮＤ３ｃ、・・・、ＡＮＤ３ｙにより構成し、このＯＲ回路ＯＲ２の出力とリセット信号ＲＥＴの反転信号／ＲＥＴとの否定論理和を演算するＮＯＲ回路ＮＯＲ２を追加した回路の出力をリセット信号ＲＥＴ２ａとし、更に、前記選択信号ＭＳＷＳｂを生成する回路と同じ構成の回路を、ＯＲ回路ＯＲ３及びＡＮＤ回路ＡＮＤ４ａ、ＡＮＤ４ｃ、・・・、ＡＮＤ４ｙにより構成し、この出力をリセット信号ＲＥＴ２ｂとする。
ここで得られた選択信号ＭＳＷＳａは、基準値生成回路１２ａに接続されるスイッチＭＳＷａに、また、選択信号ＭＳＷＳｂは基準値生成回路１２ｂに接続されるスイッチＭＳＷｂに入力される。
上記構成において、図１２に示す制御回路１４の動作は、図２６に示すように、トランスインピーダンスアンプ３の出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回っているとき、時刻ｔ０以前の初期状態、すなわち、図１２の制御信号生成回路１５がリセットされている状態では、図１７に示す制御信号生成回路１５のリセット信号ＲＥＴ２ａを生成する回路は、比較結果の逆相信号／ＭＯＵＴａ、／ＭＯＵＴｃ、・・・、／ＭＯＵＴｙ及び比較結果ＭＯＵＴｂ、ＭＯＵＴｄ、・・・、ＭＯＵＴｚが入力されるＡＮＤ回路ＡＮＤ３ａ〜ＡＮＤ３ｙの出力は、すべてＬであり、これにより、ＯＲ回路ＯＲ２の出力はＬとなる。従って、ＮＯＲ回路ＮＯＲ２には、リセット信号ＲＥＴの反転値Ｈ及び上記ＯＲ回路ＯＲ２の出力値Ｌとが入力され、その出力値、すなわち、リセット信号ＲＥＴ２ａの値はＬとなる。一方で、選択信号ＭＳＷＳａを生成する回路では、ＡＮＤ回路ＡＮＤａ〜ＡＮＤｙの出力が全てＬになることから、ＮＯＲ回路ＮＯＲの出力である選択信号ＭＳＷＳａはＨであり、スイッチＭＳＷａが選択される。この状態において、時刻ｔ０でリセットＲＥＴがＨになり、図１２の制御信号生成回路１５のリセットが解除されることにより、ＮＯＲ回路ＮＯＲ２の２つの入力は共にＬとなることから、その出力であるリセット信号ＲＥＴ２ａの値はＨになる。また、選択信号ＭＳＷＳａはそのままであるから、選択された基準値生成回路１２ａの生成する基準値を用いて差動増幅された出力値が差動増幅回路１３より得られる。
時刻ｔ１では、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを下回り、これによりラッチ回路６ａの出力ＭＯＵＴａはＬ（逆相信号／ＭＯＵＴａの値はＨ）となる。従って、ＡＮＤ回路ＡＮＤ３ａの出力がＨとなり、更に、ＯＲ回路ＯＲ２の出力がＨとなることにより、ＮＯＲ回路ＮＯＲ２の出力であるリセット信号ＲＥＴ２ａはＬ、すなわち、リセット状態となる。これと同時に、ＡＮＤ回路ＡＮＤ３ａと同様に、ＡＮＤ回路ＡＮＤａ、ＡＮＤ２ａ及びＡＮＤ４ａの出力がＨとなることにより、選択信号ＭＳＷＳａが非選択、選択信号ＭＳＷＳｂが選択、また、リセット信号ＲＥＴ２ｂが解除状態となる。従って、差動増幅回路１３には、基準値生成回１２ｂの生成する基準値が用いられる。
時刻ｔ２では、依然、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回っていることから、ラッチ回路６ｂの出力ＭＯＵＴｂはＬ（逆相信号／ＭＯＵＴｂの値はＨ）となる。従って、ＡＮＤ回路ＡＮＤａ、ＡＮＤ２ａ、ＡＮＤ３ａ及びＡＮＤ４ａの出力が全てＬとなり、選択信号ＭＳＷＳａが選択、選択信号ＭＳＷＳｂが非選択、また、リセット信号ＲＥＴ２ａが解除、リセット信号ＲＥＴ２ｂがリセット状態となる。
次に、時刻ｔ３では、出力信号ＴＩＡ＿ＯＵＴが比較値Ｖｒｅｆを上回り、トランスインピーダンスアンプ３の利得が適正に調整されたことにより、ラッチ回路の出力値は時刻ｔ２のままとなる。従って、選択信号ＭＳＷＳａ、ＭＳＷＳｂ及びリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂの状態は、時刻ｔ２の時と同じである。
この状態は、時刻ｔ４において、出力信号ＴＩＡ＿ＯＵＴが再び、比較値Ｖｒｅｆを下回るまで保持される。そして、時刻ｔ４以降は、出力信号ＴＩＡ＿ＯＵＴと比較値Ｖｒｅｆとの関係に応じて、時刻ｔ１〜ｔ３に示した動作の切り替えが行われる。
上記に示した構成から、選択信号ＭＳＷＳａと選択信号ＭＳＷＳｂとは、互いに逆相の関係にあるため、基準値生成回路１２ａ及び１２ｂは、比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の出力に応じて、交互に使用される構成となる。
但しここでは、２つの基準値生成回路１２ａ及び１２ｂを交互に使用するとしたが、複数の基準値生成回路１２ａ、１２ｂ、・・・を利用する場合は順次選択する信号を生成すればよい。
また、基準値生成回路１２ａ、１２ｂは比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・の出力に応じてリセットされると明記したが、最適な中間値を作成できる構成であれば、どのようなタイミングでも構わない。
本実施の形態において図１７に示したリセット信号ＲＥＴ２ａ及びＲＥＴ２ｂを生成する回路は、選択信号ＭＳＷＳａ及びＭＳＷＳｂと同様の構成を用いたが、同じタイミングの信号が作れる構成であれば、この限りでない。
尚、ここでは、制御回路７、９、１０、１５の構成例として、図１６、図１７の構成を示したが、外部からのリセット信号ＲＥＴと複数のラッチ回路６ａ、６ｂ、・・・の比較結果ＭＯＵＴａ、ＭＯＵＴｂ、・・・をもとにトランスインピーダンスアンプ３の利得調整を行う為のＡＧＣ信号２０を生成し、複数のラッチ回路６ａ、６ｂ、・・・に各々入力するリセット信号ＲＥＴａ、ＲＥＴｂ、・・・を生成し、基準値生成回路１２ａ、１２ｂ、・・・に各々入力するリセット信号ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・を生成し、また、出力を選択するスイッチＭＳＷａ、ＭＳＷｂ、・・・への選択信号ＭＳＷＳａ、ＭＳＷＳｂ、・・・を生成できる構成であれば、どのような構成でも構わない。
（第４の実施の形態）
次に、図１３を用いて、本発明の受信回路の第４の実施の形態について説明を行う。
図１３に示す本実施の形態における受信回路は、本発明の第１の実施の形態の構成における比較回路４（第１の比較回路）に並列に、ある所望の基準値（第２の比較値）ＶＢ２と、トランスインピーダンスアンプ３の出力と基準値ＶＢ２を比較し比較結果を出力する比較回路（第２の比較回路）１６を追加し、これら比較回路４および６の比較結果に基づいて制御回路５が、トランスインピーダンスアンプ３の利得調整のためのＡＧＣ信号２０を出力する構成である。
ここでは、上記構成以外については、第１の実施の形態に示しているので、同一部分の説明は省略する。
ここで、前記構成の説明を行う。トランスインピーダンスアンプ３では、入力電流を増幅し出力する。比較回路４では、トランスインピーダンスアンプ３の調整された利得での出力信号ＯＵＴと、ある所望の値に設定した基準値（第１の比較値）ＶＢ１を比較し、出力信号ＯＵＴが基準値ＶＢ１を下回った場合には、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったという信号を出力する。制御回路５では、比較信号を保持し、トランスインピーダンスアンプ３の利得を調整する為の制御信号を出力する。これにより、トランスインピーダンスアンプ３では、制御信号により調整された利得で、入力電流を増幅し出力する。更に、比較回路４では、トランスインピーダンスアンプ３の調整された利得での出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ１を比較し、出力信号ＯＵＴが基準値ＶＢ１を下回った場合には、比較回路４からは、出力信号ＯＵＴが基準値ＶＢ１を下回ったという信号を出力する。このように、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ１を上回るまで、比較回路４は比較し続け、制御回路５は制御信号を出力し、トランスインピーダンスアンプ３の利得を調整し続ける。
しかしこの方式において、トランスインピーダンスアンプ３の利得の切り替えたときに、出力振幅が急激に小さくなりすぎてしまう可能性がある。そこで、本発明ではさらに、比較回路１６で、トランスインピーダンスアンプ３の調整された利得での出力信号ＯＵＴと、ある所望の値に設定した基準値ＶＢ２とを比較し、比較結果を出力する。そしてこの結果より、トランスインピーダンスアンプ３の出力信号が基準値ＶＢ２を上回った場合には、トランスインピーダンスアンプ３の出力ＯＵＴの利得調整が過剰に働き、利得調整前後でのトランスインピーダンスアンプ３の出力振幅の変化が大きくなり過ぎたとみなし、制御回路５は、この利得を下げるために、トランスインピーダンスアンプ３へ利得調整のＡＧＣ信号２０を出力し、トランスインピーダンスアンプ３の利得を大きくするように調整する。
但しこのとき用いる比較回路４及び比較回路１６は同じ構成を用いてもよいし、異なる構成を用いても構わない。
図２３に、トランスインピーダンスアンプ３の入力信号ＩＮと、トランスインピーダンスアンプ３の出力信号ＯＵＴと、あらかじめ設定した所定の基準電圧ＶＢ１、ＶＢ２との比較動作のタイミングチャートを示す。出力信号ＯＵＴが基準電圧ＶＢ１を下回っている時刻ｔａ〜ｔｅの間は、トランスインピーダンスアンプ３の利得が小さくなるように、出力信号ＯＵＴの振幅が小さくなるように調整されるが、利得の調整量が大き過ぎ、出力信号ＯＵＴが基準電圧ＶＢ２を上回ると、トランスインピーダンスアンプ３の利得を大きくし、出力信号ＯＵＴの振幅が大きくなるように補正され（時刻ｔｆ）、トランスインピーダンスアンプ３の出力信号ＯＵＴが基準電圧ＶＢ１、ＶＢ２の間になるまで調整され続ける。
またこの図では、Ｈレベルデータ毎にＡＧＣ機能が動作しているが、どのようなタイミングでＡＧＣ機能を働かせても構わない。
更に、本実施の形態においても、第１の実施の形態における場合と同様に、制御回路５にリセット信号ＲＥＴを用いることにより、バースト信号等の不連続信号への対応が可能となる。
尚、前記第１〜第４の実施の形態では、入力信号が光入力の場合について説明したが、本発明は、これに限らず、電流による入力信号に対しても同様に適用してもよい。
【産業上の利用可能性】
本発明にかかる受信回路及び光受信回路は、トランスインピーダンスアンプの出力負荷を低減し、高速動作を可能とすると共に、広ダイナミックレンジに対応した高精度な出力調整を行うことができるものであり、広ダイナミックレンジの信号入力への対応が要求される光通信用装置一般に活用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における光受信回路のブロック図である。
【図２】従来例における光受信回路のブロック図である。
【図３】本発明の第１の実施の形態において制御回路の具体例Ａを示す光受信回路のブロック図である。
【図４】本発明の第１の実施の形態において制御回路の具体例Ｂを示す光受信回路のブロック図である。
【図５】本発明の第１の実施の形態において制御回路の具体例Ｃを示す光受信回路のブロック図である。
【図６】本発明の第１の実施の形態において制御回路の具体例Ｄを示す光受信回路のブロック図である。
【図７】本発明の第１の実施の形態において制御回路の具体例Ｅを示す光受信回路のブロック図である。
【図８】本発明の第２の実施の形態における光受信回路のブロック図である。
【図９】本発明の第３の実施の形態における光受信回路のブロック図である。
【図１０】本発明の第３の実施の形態において基準値生成回路の具体例Ａを示す光受信回路のブロック図である。
【図１１】本発明の第３の実施の形態において基準値生成回路の具体例Ｂを示す光受信回路のブロック図である。
【図１２】本発明の第３の実施の形態において基準値生成回路の具体例Ｃを示す光受信回路のブロック図である。
【図１３】本発明の第４の実施の形態における光受信回路のブロック図である。
【図１４】本発明の第１の実施の形態における比較回路の回路図である。
【図１５】本発明の第１の実施の形態におけるラッチ回路の回路図である。
【図１６】本発明の第１、第２及び第３の実施の形態における制御信号生成回路の回路図である。
【図１７】本発明の第３の実施の形態における制御信号生成回路の回路図である。
【図１８】本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ａを示した回路図である。
【図１９】本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ｂを示した回路図である。
【図２０】本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ｃを示した回路図である。
【図２１】本発明の第１の実施の形態におけるトランスインピーダンスアンプの構成例Ｄを示した回路図である。
【図２２】本発明の第１の実施の形態おけるトランスインピーダンスアンプの入出力信号のタイミングチャート図である。
【図２３】本発明の第４の実施の形態におけるトランスインピーダンスアンプの入出力信号のタイミングチャート図である。
【図２４】本発明の第１、第２及び第３の実施の形態における制御信号生成回路の利得切り替えスイッチについてのタイミングチャート図である。
【図２５】本発明の第１及び第２の実施の形態において制御信号生成回路が出力するリセット信号についてのタイミングチャート図である。
【図２６】本発明の第３の実施の形態において制御信号生成回路が出力するリセット信号及び選択スイッチについてのタイミングチャート図である。
【符号の説明】
２、２ａ、２ｂ、・・・ 反転増幅器
Ｒ１、Ｒ２ａ、Ｒ２ｂ、・・・ 帰還抵抗
３ トランスインピーダンスアンプ
４、１６ 比較回路
５、１４ 制御回路
６ａ、６ｂ、・・・ ラッチ回路
７、９、１０、１５ 制御信号生成回路
８ リセット信号生成回路
１１ａ、１１ｂ、・・・ シフトレジスタ回路
１２ 基準値生成回路
１２ａ、１２ｂ、・・・ 基準値生成回路
１３ 増幅回路
ＩＮ トランスインピーダンスアンプ入力信号
ＯＵＴ トランスインピーダンスアンプ出力信号
ＭＯＵＴａ、ＭＯＵＴｂ、・・・ ラッチ回路が出力する比較結果
ＭＯＵＴ２ａ、ＭＯＵＴ２ｂ、・・・ シフトレジスタ回路が出力する比較結果
／ＭＯＵＴａ、
／ＭＯＵＴｂ・・・ ラッチ回路が出力する比較結果の逆相信号
ＯＵＴＡ、ＯＵＴＢ 差動増幅回路出力信号
ＲＥＴ リセット信号
ＲＥＴａ、ＲＥＴｂ、・・・ 保持値リセット信号
ＲＥＴ２
、ＲＥＴ２ａ、ＲＥＴ２ｂ、・・・ 中間値リセット信号
ＶＢ１ 基準値（第１の比較値）
ＶＢ２ 基準値（第２の比較値）
１００ａ、１００ｂ、・・・ 帰還抵抗切り替え信号
２０ ＡＧＣ信号
２１ ＳＴＯＰ信号
２２ ＳＴＯＰ２信号
ＭＳＷａ、ＭＳＷｂ、・・・ スイッチ（中間値選択スイッチ）
ＭＳＷＳａ、ＭＳＷＳｂ、・・・ 選択信号

Claims (23)

  1. 入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、
    前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、
    前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、
    前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力する
    ことを特徴とする受信回路。
  2. 請求項１記載の受信回路において、
    前記トランスインピーダンスアンプは、利得調整機能を有する反転増幅器を備える
    ことを特徴とする受信回路。
  3. 請求項１記載の受信回路において、
    前記トランスインピーダンスアンプは、内部に有する前記反転増幅器と並列に１つ又は複数のＭＯＳトランジスタを備え、
    前記ＭＯＳトランジスタのＯＮ又はＯＦＦの切り替えを行うことにより前記トランスインピーダンスアンプの利得が調整される
    ことを特徴とする受信回路。
  4. 請求項１記載の受信回路において、
    前記トランスインピーダンスアンプは、利得調整用帰還抵抗とスイッチとからなる１つ又は複数の直列回路を、内部に有する前記反転増幅器と並列に備え、
    前記スイッチを切り替えることにより前記トランスインピーダンスアンプの利得を調整する
    ことを特徴とする受信回路。
  5. 請求項１記載の受信回路において、
    前記トランスインピーダンスアンプの有する前記反転増幅器は、それぞれ特性の異なる反転増幅器とスイッチとからなる複数の直列回路を、並列に接続した構成であり、
    前記スイッチは、各々の前記反転増幅器を選択的に切り替えて、前記トランスインピーダンスアンプの利得及び帯域を調整する
    ことを特徴とする受信回路。
  6. 請求項１記載の受信回路において、
    前記制御回路は、前記比較回路から出力された前記比較結果を保持し、リセット信号が入力されることにより、保持している前記比較結果がリセットされる
    ことを特徴とする受信回路。
  7. 請求項６記載の受信回路において、
    前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、
    前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成する制御信号生成回路とを備え、
    個々の前記ラッチ回路は、保持値リセット信号が入力されることにより非動作状態となり、また、前記保持値リセット信号が順次解除されることにより、前記比較回路から出力される前記比較結果を順次保持する動作状態になる
    ことを特徴とする受信回路。
  8. 請求項６記載の受信回路において、
    前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、
    前記複数のラッチ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成し、前記トランスインピーダンスアンプへ送信する制御信号生成回路と、
    前記複数のラッチ回路へ送信することにより個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路に対して送信を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にする前記保持値リセット信号を、前記リセット信号に基づいて生成するリセット信号生成回路とを備える
    ことを特徴とする受信回路。
  9. 請求項８記載の受信回路において、
    前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記リセット信号生成回路にストップ信号を送信し、その時の状態を保持し、新たな信号を生成しない
    ことを特徴とする受信回路。
  10. 請求項８記載の受信回路において、
    前記制御信号生成回路は、前記複数のラッチ回路の出力する前記比較結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成すると共に、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回った場合に、前記複数のラッチ回路にストップ信号を送信し、その時の状態を保持し、新たなラッチ動作を行わない
    ことを特徴とする受信回路。
  11. 請求項６記載の受信回路において、
    前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路と、
    前記複数のラッチ回路の出力結果及び前記制御回路に入力される前記リセット信号に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号と前記複数のラッチ回路に各々入力する保持値リセット信号とを生成する制御信号生成回路とを備え、
    前記複数のラッチ回路では、前記制御信号生成回路で生成された前記保持値リセット信号を受けて、個々の前記ラッチ回路が非動作状態になり、また、前記保持値リセット信号が順次解除されることにより前記比較回路から出力される前記比較結果を順次保持する動作状態となる
    ことを特徴とする受信回路。
  12. 請求項６記載の受信回路において、
    前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフトレジスタ回路と、
    前記シフトレジスタ回路の出力結果に基づいて、前記トランスインピーダンスアンプの利得調整を行う為の前記制御信号を生成する制御信号生成回路とを備える
    ことを特徴とする受信回路。
  13. 入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号により利得調整されるトランスインピーダンスアンプと、
    前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較して、この比較結果を出力する比較回路と、
    前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路と、
    前記トランスインピーダンスアンプの前記出力値を受けて、この出力値の中間値を生成する基準値生成回路と、
    前記トランスインピーダンスアンプの前記出力値と前記基準値生成回路の出力値とから差動信号を生成する差動増幅回路とを備え、
    前記制御回路は、前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力する
    ことを特徴とする受信回路。
  14. 請求項１３記載の受信回路において、
    リセット信号が入力されることにより、前記基準値生成回路では前記中間値が初期化され、前記制御回路では保持している前記比較結果がリセットされる
    ことを特徴とする受信回路。
  15. 請求項１４記載の受信回路において、
    前記基準値生成回路は並列接続された２つ以上の中間値生成回路と、
    各々の前記中間値生成回路と前記差動増幅回路との間に直列に挿入され、前記中間値生成回路を前記差動増幅回路と選択的に接続するスイッチとを備え、
    直列接続された前記スイッチに、このスイッチをＯＮする信号が入力された時に、前記中間値のリセットを解除する中間値リセット信号が前記中間値生成回路に入力され、また、前記スイッチをＯＦＦする信号が入力されたときに、前記中間値生成回路のリセットを行う前記中間値リセット信号が入力される
    ことを特徴とする受信回路。
  16. 請求項１５記載の受信回路において、
    前記制御回路は、前記比較回路から出力される前記比較結果を保持する複数のラッチ回路を備え、
    前記制御回路では、前記複数のラッチ回路へ保持値リセット信号を送信することにより個々の前記ラッチ回路を非動作状態にし、また、前記ラッチ回路の前記保持値リセット信号を順次解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記複数のラッチ回路の出力値に基づいて、前記中間値生成回路へ入力される前記中間値リセット信号と、前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成する
    ことを特徴とする受信回路。
  17. 請求項１６記載の受信回路において、
    前記制御回路は、前記リセット信号及び前記複数のラッチ回路の出力値に基づいて、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回るまで、個々の前記ラッチ回路に送信した前記保持値リセット信号を順次解除すると共に、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値リセット信号及び前記スイッチをＯＮ又はＯＦＦする信号を生成して前記中間値を切替選択し、また、前記トランスインピーダンスアンプの出力値が前記第１の比較値を上回ったときには、前記保持値リセット信号を新たに解除しない制御信号生成回路を備える
    ことを特徴とする受信回路。
  18. 請求項１５記載の受信回路において、
    前記制御回路は、前記比較回路から出力される前記比較結果を順次保持するシフトレジスタ回路を備え、
    前記制御回路では、前記シフトレジスタ回路へ前記リセット信号を送信することにより前記シフトレジスタ回路を非動作状態にし、また、前記シフトレジスタ回路の前記リセット信号を解除することにより前記比較回路から出力される前記比較結果を順次保持する動作状態にすると共に、前記制御回路に入力される前記リセット信号と、前記レジスタ回路の出力値とに基づいて、前記トランスインピーダンスアンプの利得を調整する前記制御信号を出力し、前記中間値生成回路へ入力される前記中間値リセット信号と前記中間値生成回路を前記差動増幅回路へ選択的に接続する前記スイッチをＯＮ又はＯＦＦする信号とを生成する
    ことを特徴とする受信回路。
  19. 請求項１５記載の受信回路において、
    前記２つ以上の中間値生成回路は交互に使用される
    ことを特徴とする受信回路。
  20. 入力電流を増幅する反転増幅器と、前記反転増幅器の入出力間に並列接続された帰還抵抗とからなり、制御信号を受けて利得調整されるトランスインピーダンスアンプと、
    前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較して、その比較結果を出力する第１の比較回路と、
    前記トランスインピーダンスアンプの出力レベルを判定し、且つ、前記第１の比較値よりも大きい第２の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する第２の比較回路と、
    前記第１の比較回路及び前記第２の比較回路の各々の前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、
    前記制御回路は、前記トランスインピーダンスアンプの出力値が前記第１の基準値を上回るまで前記トランスインピーダンスアンプの利得調整を行い、且つ、前記第２の比較値を上回った場合には、前記第２の比較値を下回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力する
    ことを特徴とする受信回路。
  21. 受信した光の入力信号を光−電気変換し、電流による電気信号を出力する光受信素子と、
    前記光受信素子により光−電気変換された前記電流による電気信号を増幅する反転増幅器と、前記反転増幅器の入力と出力間に接続された帰還抵抗とからなり、制御信号を受けて利得調整されるトランスインピーダンスアンプと、
    前記トランスインピーダンスアンプの出力レベルを判定するために設定する第１の比較値に対して前記トランスインピーダンスアンプの出力値を比較し、その比較結果を出力する比較回路と、
    前記比較回路から出力された前記比較結果を保持するとともに、保持する前記比較結果に基づいて前記制御信号を生成し、生成した前記制御信号を前記トランスインピーダンスアンプに送信する制御回路とを備え、
    前記制御回路は前記トランスインピーダンスアンプの出力が前記第１の比較値を上回るまで前記トランスインピーダンスアンプの利得を調整するように前記制御信号を出力する
    ことを特徴とする光受信回路。
  22. 請求項１、１３及び２０の何れか１項に記載の受信回路において、
    前記受信回路に入力される前記入力信号はバースト信号である
    ことを特徴とする受信回路。
  23. 請求項２１記載の光受信回路において、
    前記光受信回路に入力される前記入力信号はバースト信号である
    ことを特徴とする光受信回路。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4550712B2 (ja) * 2005-10-17 2010-09-22 ルネサスエレクトロニクス株式会社 受光回路
JP4935422B2 (ja) * 2007-02-28 2012-05-23 株式会社日立製作所 前置増幅器およびそれを用いた光受信装置
DE102007030172A1 (de) * 2007-06-27 2009-01-15 Forschungszentrum Jülich GmbH Strommessgerät mit hoher Dynamik und kleiner Zeitkonstante
CN101651497B (zh) * 2008-08-13 2013-10-09 华为技术有限公司 光接收机增益控制方法和的光接收装置
KR100972033B1 (ko) * 2008-08-13 2010-07-23 한국전자통신연구원 전치 증폭기와 후치 증폭기가 단일로 집적된 기가비트 수동형 광 네트워크용 버스트 모드 수신기
US20100150561A1 (en) * 2008-12-12 2010-06-17 Seung-Hyun Cho Optical receiver, optical line terminal and method of recovering received signals
US8278909B2 (en) * 2009-07-16 2012-10-02 Mks Instruments, Inc. Wide-dynamic range electrometer with a fast response
KR101310904B1 (ko) * 2009-11-30 2013-09-25 한국전자통신연구원 버스트 모드 수신기 및 타이밍 제어 방법
CN103644926A (zh) * 2013-12-16 2014-03-19 上海华魏光纤传感技术有限公司 光信号采集系统
JP6426406B2 (ja) * 2014-08-29 2018-11-21 株式会社東芝 光受信回路および光結合装置
JP6461652B2 (ja) * 2015-03-09 2019-01-30 株式会社東芝 トランスインピーダンス回路
CN110890924B (zh) * 2019-11-21 2022-10-14 武汉光谷信息光电子创新中心有限公司 一种调整方法、装置及计算机存储介质
CN111600659B (zh) * 2020-04-30 2021-06-22 珠海格力电器股份有限公司 一种光接收电路
KR102478263B1 (ko) * 2020-12-22 2022-12-15 고려대학교 산학협력단 하이브리드 송신기, 이의 동작 방법 및 이를 포함하는 송수신 시스템
CN113517874B (zh) * 2021-07-12 2023-06-23 江苏科大亨芯半导体技术有限公司 用于跨阻放大器的快速响应自动增益控制电路
CN113702947A (zh) * 2021-08-09 2021-11-26 北京一径科技有限公司 一种跨阻放大器、光接收装置及激光雷达接收器
WO2023020680A1 (en) * 2021-08-16 2023-02-23 Huawei Technologies Co., Ltd. Sequential burst-mode automatic gain/offset control system for transimpedance amplifiers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284955A (ja) * 1997-04-04 1998-10-23 Sumitomo Electric Ind Ltd 光通信用前置増幅器
JP2000151290A (ja) * 1998-11-05 2000-05-30 Nec Corp 初段増幅回路
JP2000315923A (ja) * 1999-04-30 2000-11-14 Nec Corp バースト光受信回路
JP2001211040A (ja) * 2000-01-26 2001-08-03 Fujitsu Ltd デジタル信号増幅回路及び光受信回路
JP2003198296A (ja) * 2001-12-28 2003-07-11 Nec Corp 光受信装置
JP2004007706A (ja) * 2003-05-29 2004-01-08 Toshiba Corp 可変電流分割回路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232877A (ja) * 1996-02-23 1997-09-05 Sumitomo Electric Ind Ltd 光通信用前置増幅器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284955A (ja) * 1997-04-04 1998-10-23 Sumitomo Electric Ind Ltd 光通信用前置増幅器
JP2000151290A (ja) * 1998-11-05 2000-05-30 Nec Corp 初段増幅回路
JP2000315923A (ja) * 1999-04-30 2000-11-14 Nec Corp バースト光受信回路
JP2001211040A (ja) * 2000-01-26 2001-08-03 Fujitsu Ltd デジタル信号増幅回路及び光受信回路
JP2003198296A (ja) * 2001-12-28 2003-07-11 Nec Corp 光受信装置
JP2004007706A (ja) * 2003-05-29 2004-01-08 Toshiba Corp 可変電流分割回路

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