KR101310904B1 - 버스트 모드 수신기 및 타이밍 제어 방법 - Google Patents

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Abstract

본 발명은 버스트 모드 수신기 및 타이밍 제어 방법에 관한 것이다.
버스트 모드 광 신호를 수신하는 수신기는 단일 전류 정보 신호를 입력 받아 단일 전압 신호로 변환하는 전치 증폭부, 전치 증폭부에서 출력된 단일 전압 신호를 차등 정보 신호로 변환하는 차등 신호 변환부, 차등 정보 신호의 자동 옵셋을 조절하고 증폭하는 후치 증폭부를 포함한다. 또한, 단일 전압 신호의 세기를 감지하여, 전치 증폭부의 이득 값을 제어하기 위한 이득 제어 컨트롤 신호를 생성하는 이득 조절부, 차등 정보 신호를 입력 받아 버스트 패킷들을 감지하여, 각 버스트 패킷의 시작 타이밍에 대한 버스트 감지 신호를 생성하는 버스트 탐지부를 포함한다.
수신기, 타이밍 제어, 버스트 모드, 수동형 광 네트워크

Description

버스트 모드 수신기 및 타이밍 제어 방법{Burst-mode optical receiver and the timing control method}
본 발명은 버스트 모드 수신기 및 타이밍 제어 방법에 관한 것이다.
수동형 광 네트워크와 같은 포인트 투 멀티포인트(P2MP: Point to Multi Point) 방식의 통신 환경에서는, 기본적으로 하나의 광 회선 단말(OLT: Optical Line Termination)이 광 분배기를 통하여 광 네트워크 유닛(ONU: Optical Network Unit) 또는 광 네트워크 단말(ONT: Optical Network Terminal)로 표현되는 가입자 측의 광 종단 장치와 연결된다. 이러한 통신 방식에서 OLT로부터의 하향 신호(down stream)는 모든 ONT들에 방송(Broadcasting)되는데 비하여, 각 ONT들로부터의 상향 신호(up stream)들은 버스트 패킷(burst packet) 형태로 시분할 다중 방식(TDM: Time Division Multiplexer)으로 OLT에서 수신되어야 한다.
이러한 상향 신호 전송 방식은 시분할 다중 접속(TDMA: Time Division Multiplex Access)이라 하며, 통신을 위해서는 이에 적합한 버스트 모드 수신기를 필요로 한다. 버스트 모드 수신기는 각 패킷에 따라 달라지는 다양한 입력 세기에 대해, 빠른 응답 특성과 넓은 다이내믹 레인지(dynamic range)를 가지면서 높은 수 신 감도를 유지하는 것이 필요하다.
현재 상용화되고 있는 TDMA 방식의 수동형 광 네트워크(PON: Passive Optical Networks) 기술로는 이더넷 수동형 광 네트워크(EPON: Ethernet PON) 기술과 기가급 수동형 광 네트워크(G-PON: Gigabit capable Passive Optical Networks) 기술이 있다. EPON을 위한 표준에서는 패킷간의 충돌을 방지하기 위하여 laser on/off 기능을 제공하고, 이를 위하여 최대 400ns의 시간 영역을 정의한다.
EPON에 비해 높은 전송 효율을 제공하는 GPON의 표준의 경우, 버스트 패킷 사이에 최소 25.7ns까지의 가드 시간영역(Guide time)을 허용한다. 그리고, 수신기 출력을 안정화할 수 있는 동시에 위상/주파수 동기 안정화(CDR lock)를 위한 시간으로 1.25Gbit/s 기준으로 44bits(35.4ns)의 프리엠블 시간(preamble time)을 정의한다.
이와 같은 표준 요구사항의 차이에 의해, 버스트 패킷 신호마다 신속한 초기화 및 빠른 안정화 응답 특성이 요구된다. 이를 위해 GPON을 위한 매체 접근 제어기(MAC: Media Access Control)는 일련의 표준 프로토콜 방식으로 버스트 패킷을 제어한다. 그리고, 버스트 패킷 사이에 리셋(reset) 신호를 생성하여, 버스트 모드 수신기가 이전 패킷 신호를 위해 결정된 상태를 초기화하고, 다음 패킷 신호의 수신을 준비할 수 있는 수단을 제공한다.
ONT/ONU의 송신기로부터 송출된 신호들은 TDMA를 위한 버스트 패킷 형태의 디지털 광신호로 OLT 수신기의 포토다이오드로(PD: Photodiode)로 입력된다. 그리고, 일반적인 광수신기에서와 같이 PD에서 광전 변환된 아날로그 형태의 전류 신호 는 TIA(Trans-impedance Amplifier)에 의해 전압 신호로 변환되고, 다시 노이즈에 강한 차등신호 형태로 변환되어 LA(Limitting Amplifier)를 통해 논리 1과 0의 결정이 가능한 적정 전압 레벨을 가진 디지털 전기 신호로 증폭 안정화되어 출력된다.
이러한 일련의 변환 과정에서 PON을 위한 버스트 모드 수신기는 각기 다른 입력세기를 가진 각각의 버스트 패킷 신호들에 대하여, PON에서 요구하는 타이밍 조건을 만족하면서 신호의 왜곡 없이 신속한 신호 처리 및 안정적인 레벨 변환이 가능해야 한다. 이러한 동작 요구 특성은 짧은 가드타임과 프리엠블 시간을 만족해야 하는 GPON을 위한 버스트모드 수신기에 있어 간단한 것이 아니다.
즉, GPON을 위한 버스트모드 수신기는 넓은 다이내믹 레인지(dynamic range)와 버스트의 초기에 빠른 응답 특성이 필요하므로, 일반적으로 사용되는 연속적인 자동 이득 제어(AGC: Automatic Gain Control) 방법보다는, 입력 세기에 따라 디지털화된 TIA 이득과 함께 스텝 AGC 방법이 사용되어야 한다. 그리고 버스트 패킷 차등 신호에 대한 자동 옵셋 제어(AOC: Automatic Offset Control) 기능을 포함하여 외부 리셋 신호와 각 버스트 패킷의 입력 타이밍에 맞추어, 각 회로들의 효율적인 제어가 가능해야 한다.
따라서, 본 발명은 P2MP 및 TDMA 통신 방식에서 생성되는 고속 버스트 모드 패킷 데이터들을 수신하여, 적절한 타이밍에 증폭 안정화하여 출력할 수 있는 버스트 모드 수신기 및 타이밍 제어 방법을 제공한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 하나의 특징인 버스트 모드 광 신호를 수신하는 수신기는,
단일 전류 정보 신호를 입력 받아 단일 전압 신호로 변환하여 출력하는 전치 증폭부; 상기 전치 증폭부에서 출력된 상기 단일 전압 신호를 입력 받아 차등 정보 신호로 변환하여 출력하는 차등 신호 변환부; 상기 차등 정보 신호의 옵셋을 자동 조절하고 증폭하는 후치 증폭부; 상기 전치 증폭부에서 출력된 상기 단일 전압 신호의 버스트 패킷의 세기를 감지하여, 상기 전치 증폭부의 이득 값을 제어하기 위한 이득 제어 컨트롤 신호를 생성하는 이득 조절부; 상기 차등 신호 변환부로부터 출력되는 차등 정보 신호를 입력 받아 버스트 패킷들을 감지하여, 각 버스트 패킷의 시작 타이밍에 대한 버스트 감지 신호를 생성하는 버스트 탐지부; 및 외부로부터 입력되는 MAC 리셋 신호, 상기 이득 제어 컨트롤 신호, 상기 버스트 감지 신호를 입력 받아 상기 전치 증폭부, 상기 이득 조절부, 상기 버스트 감지부 및 상기 후치 증폭부를 제어하기 위한 제어 신호를 생성하는 제어부를 포함한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 또 다른 특징인 버 스트 모드 광 신호를 수신하는 수신기가 제어 신호의 타이밍을 제어하는 방법은,
외부로부터 입력되는 MAC 리셋 신호의 상승 에지에 연동하여 임의의 시간 폭을 갖는 리셋 신호를 생성하는 단계; 상기 리셋 신호가 생성된 시점 이후에 버스트 모드 패킷이 입력되는 시점에 로우 전압 레벨에서 하이 전압 레벨로 천이되는 버스트 감지 신호의 상승 에지에 연동하여 제1 시간 폭을 가지는 이득 제어 윈도우 신호를 생성하는 단계; 상기 이득 제어 윈도우 신호의 제1 시간 폭 동안 이득 제어 신호를 생성하는 단계; 상기 이득 제어 윈도우 신호에 기반하여, 상기 제1 시간 폭보다 제2 시간 폭만큼 긴 시간 폭을 가지는 자동 오프셋 제거 리셋 신호를 생성하는 단계; 및 상기 MAC 리셋 신호의 상승 에지에 연동하여 상기 제1 시간 폭과 상기 제2 시간 폭을 더한 시간 폭에 제3 시간 폭만큼 긴 시간 폭 뒤에 하가 에지를 가지는 스퀄치 신호를 생성하는 단계를 포함한다.
전술한 실시예에 따르면, 버스트 모드 데이터를 위한 수신기에서 요구되는 넓은 영역의 입력 세기를 갖는 버스트 패킷들에 대하여, 빠르고 정확한 타이밍에 차등 변환을 수행하고 안정적으로 증폭되어 신호가 출력될 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설 명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하 도면을 참조로 본 발명의 실시예에 따른 버스트 모드 수신기 및 타이밍 제어 방법에 대해 설명하기로 한다.
먼저 도 1은 본 발명의 실시예에 따른 버스트 모드 수신기의 구조도이다.
도 1에 도시된 바와 같이, 버스트 모드 수신기는 전치 증폭부(TIA: Trans Impedance Amplifier)(100), 차등 신호 변환부(200), 후치 증폭부(AOL-LA: Automatic Offset Control Limiting Amplifier)(300), 이득 조절부(400), 버스트 탐지부(Burst Detector)(500) 및 제어부(600)를 포함한다.
전치 증폭부(100)는 입력된 단일 전류 정보 신호를 정보 왜곡 없이 단일 전압 신호로 변환한다. 또한, 전치 증폭부(100)는 버스트 모드 패킷 정보를 포함하는 단일 전류 정보 신호를 단일 전압 전류 신호로 변환하는데 있어, 제어부(600)로부터 출력된 이득 제어 신호에 연동하여 수 ns 이내에 이득 변환을 수행한다.
이득 조절부(400)는 전치 증폭부(100)에서 출력된 단일 전압 신호의 세기를 감지하여, 전치 증폭 이득 제어를 위한 이득 제어 컨트롤 신호를 생성한다. 즉, 전치 증폭부(100)에서 출력된 단일 전압 신호의 세기를 감지한다. 그리고, 미리 설정한 기준 레벨(reference level) 이상 또는 이하의 신호 세기를 갖는 단일 전압 신 호에 대하여, 전치 증폭부(100) 내부의 이득 값이 변환 또는 유지되도록 제어하기 위한 이득 제어 컨트롤 신호를 생성하여 제어부(600)로 전달한다.
이득 조절부(400)가 생성한 이득 제어 컨트롤 신호는, 외부로부터 제어부(600)로 입력된 MAC 리셋 신호의 상승 타임(rising time)에 연동되는 내부 리셋 신호에 맞춰 초기화 상태가 된다. 그리고 이득 조절부(400)는 매 버스트 패킷의 초기 신호, 즉 프리엠블 신호의 초기 단일 전압 신호의 세기에 따라 해당 버스트 패킷 구간 동안 전치 증폭부(100)의 이득 제어 값을 결정하기 위한 이득 제어 컨트롤 신호를 발생한다.
차등 신호 변환부(200)는 전치 증폭부(100)에서 출력된 단일 전압 신호를 차등 정보 신호(Differential Signal)로 변환하여 출력한다. 즉, 단일 전압 신호를 두 개의 전압 레벨인 하이(high) 전압 레벨과 로(low) 전압 레벨에서 각기 양극 또는 음극으로 스윙하는 차등 정보 신호로 변환한다. 차등 신호 변환부(200)에서 출력되는 차등 정보 신호의 두 라인 사이에는 버스트 모드 패킷마다 각기 다른 전압차를 가지므로, 증폭에 앞서 오프셋(offset)을 최소화하는 것이 필요하다.
후치 증폭부(300)는 차등 신호 변환부(200)에서 출력된 차등 정보 신호에 대해 옵셋을 자동 조절하고 제한 증폭 기능을 수행한다. 또한 출력 제어를 위한 스퀄치(squelch) 및 미리 설정한 세기로의 출력 레벨을 결정하는 출력 조절 기능을 수행한다.
즉, 후치 증폭부(300)는 순차적으로 차등 정보 신호에 대하여 스윙 전압의 중간 값 사이의 전압 차를 자동으로 제거하는 자동 오프셋 제거(AOC: Auto Offset Cancellation) 기능, 오프셋이 제거된 차등 정보 신호를 증폭하는 증폭 기능, 증폭 변환되어 안정화된 버스트 패킷 신호의 출력 타이밍을 제어하는 기능 및 출력 전압 레벨을 결정하는 기능을 수행한다.
버스트 탐지부(500)는 차등 신호 변환부(200)로부터 출력되는 차등 정보 신호를 입력 받아 버스트 패킷들을 감지하여, 각 버스트 패킷의 시작 타이밍에 대한 버스트 감지 신호를 생성한다. 이를 통해 미리 설정한 기준 수신 감도 이상의 수신 감도를 나타내는 모든 입력 세기의 신호들이 효과적으로 동작이 가능하도록 한다.
제어부(600)는 타이머를 포함한 회로들로 구성된다. 제어부(600)는 외부로부터 입력되는 MAC 리셋 신호, 이득 조절부(400)로부터 출력되는 이득 제어 컨트롤 신호 및 버스트 탐지부(500)로부터 출력되는 버스트 감지 신호를 입력 받는다. 그리고, 버스트 감지 신호에 맞추어 프리엠블 초기 구간 동안 적절한 타이밍에 자동 이득 제어 및 자동 옵셋 제어가 완료되어, 안정적인 버스트 패킷 신호가 출력되도록 전치 증폭부(100), 이득 조절부(400), 버스트 탐지부(500) 및 후치 증폭부(300)를 각각 제어하기 위한 이득 제어 신호, 내부 리셋 신호, 자동 오프셋 제거 리셋 신호, 스퀄치 신호들을 포함하는 제어 신호를 생성한다.
이때, 외부로부터 입력되는 MAC 리셋 신호는 하나의 버스트 패킷의 종료 이후 새로운 버스트 패킷이 시작되기 전에 입력된다. 제어부(600)와 제어부(600)로 입력되거나 제어부(600)로부터 출력되는 신호에 대해서는, 도 2 및 도 3을 참조로 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 버스트 모드 수신기의 제어부의 구조도이 고, 도 3은 본 발명의 실시예에 따른 버스트 모드 수신기의 타이밍 제어의 예시도이다.
먼저 도 2에 도시된 바와 같이 제어부(600)는 리셋 신호 생성기(610), 이득 제어 윈도우 신호 생성기(620), 이득 제어 신호 생성기(630), 자동 오프셋 제거 신호 생성기(640) 및 스퀄치 신호 생성기(650)를 포함한다.
리셋 신호 생성기(610)는 제어부(600) 내부 회로를 위한 리셋 신호를 생성하며, MAC 리셋 신호를 복사하거나 MAC 리셋 신호의 상승 에지(rising edge)에 연동하여 일정 폭의 리셋 신호로 생성된다. 또한, 버스트 모드 수신기가 최초 전력 온(Power on)될 경우에는 MAC 리셋 신호 없이도 리셋 신호를 생성할 수 있다.
이때, 리셋 신호 생성기(610)로 입력 되는 MAC 리셋 신호는 버스트 모드 수신기를 일정한 상태로 초기화할 수 있도록 제어하는, 외부로부터 입력되는 신호이다. 특히 MAC 리셋 신호는 버스트 패킷 신호들 사이의 가드 타입(Guard time) 구간 동안에 도 3에 도시한 MAC 리셋 신호와 같이 상승 에지 및 하강 에지(falling edge)를 가진다.
이득 제어 윈도우 신호 생성기(620)는 타이머 기능을 수행하는 타이머 기능 회로를 포함하며, 타이머 기능 회로는 일정 폭의 펄스 생성 회로와 논리 소자 회로들로 구성된다. 타이머 기능 회로에 대해서는 하기에서 상세히 설명하기로 한다. 이득 제어 윈도우 신호 생성기(620)는 입력되는 버스트 감지 신호의 상승 에지에 연동하여 일정 시간 폭 △t0을 가지는 이득 제어 윈도우 신호를 생성한다.
여기서 버스트 감지 신호는 버스트 탐지부(500)에서 생성되는 신호이며, 도 3에 도시한 버스트 감지 신호에 나타낸 바와 같이, 버스트 모드 패킷이 시작되는 타이밍 시점에 연동되어 높은 전압 레벨로 천이된다. 그리고 리셋 신호에 의해 다시 낮은 전압 레벨로 초기화되는 입력 신호이다.
다음, 이득 제어 신호 생성기(630)는 이득 조절부(400)에서 생성한 이득 제어 컨트롤 신호와 이득 제어 윈도우 신호 발생기(620)에서 생성한 이득 제어 윈도우 시간을 입력 받는다. 그리고 이득 제어 윈도우 신호의 시간 폭 △t0 동안 이득 제어 신호를 생성하여 출력한다. 이때 이득 제어 신호는, 이득 제어 컨트롤 신호의 천이(즉, low → high)가 발생할 경우에만 전치 증폭부(100)의 이득 변환을 제어할 수 있도록 생성된다.
따라서, 이득 제어 컨트롤 신호의 천이가 이득 제어 윈도우 신호의 구간 내에서 일어날 경우, 이득 제어 신호와 이득 제어 컨트롤 신호는 같은 신호 형태를 가진다. 그러나, 이득 제어 윈도우 신호의 구간 밖에서 이득 제어 컨트롤 신호의 천이가 발생하는 경우에는, 이득 제어 신호는 전치 증폭부(100)가 기본 이득 조건에서 동작할 수 있도록 오프(off) 상태를 유지한다.
여기서, 이득 제어 컨트롤 신호는 이득 조절부(400)에서 생성된 신호이다. 도 3에 나타낸 이득 제어 신호의 예에서 보인 바와 같이 전치 증폭부(100)의 단일 전압 신호의 버스트 패킷이 일정 세기 이상일 경우 낮은 전압 신호에서 높은 전압 신호로 천이되어, 리셋 신호에 의해 초기화 될 때까지 전압 상태를 유지한다.
자동 오프셋 제거 신호 생성기(640)는 이득 제어 윈도우 신호 생성기(620)로부터 출력된 이득 제어 윈도우 신호에 기반하여, 시간 폭 △t0 보다 임의의 시간 폭인 △t1 만큼 긴 폭을 가지는 자동 오프셋 제거 리셋 신호를 생성하여 후치 증폭부(300)로 출력한다. 후치 증폭부(300)로 입력된 자동 오프셋 제거 리셋 신호는 자동 오프셋 제거 기능 회로 부분이 해당 시간 폭 동안 초기화 상태에 있도록 제어한다.
자동 오프셋 제거 리셋 신호의 하강 에지가 이득 제어 윈도우 신호 폭에 비하여 일정 시간 폭 △t1 만큼 지연되도록 제어한다. 이를 위해 자동 오프셋 제거 신호 생성기(640)는 타이머 기능 회로를 포함하고 있다. 이를 통해, 이득 제어 윈도우 신호 구간 동안에 전치 증폭부(100)의 이득 제어 과정이 안정적으로 이루어진 후의 차등 정보 신호 상태에서, 후치 증폭부(300)가 자동 오프셋 제거 과정을 진행할 수 있도록 제어하게 된다.
따라서, 자동 오프셋 제거 신호 생성기(640)에 의해 생성되는 자동 오프셋 제거 리셋 신호는 이득 제어 윈도우 신호의 하강 에지에 연동하여 천이(즉, low → high)되어 △t1의 시간 폭을 가지도록 할 수 있다. 이는 자동 오프셋 제거 기능 회로 부분의 초기화에 요구되는 시간과 프리엠블 초기 구간에서 수신기를 얼마나 빨리 안정화해야 하는지에 따라 선택적으로 사용될 수 있는 방법이다.
스퀄치 신호 생성기(650)는 리셋 신호와 이득 제어 윈도우 신호를 입력으로 받아, MAC 리셋 신호의 상승 에지에서 시작하여 버스트 감지 신호의 상승 에지에서 △t0 + △t1 + △t2의 시간 뒤에 하강 에지를 가지는 스퀄치 신호를 생성한다. 스퀄치 신호 생성기(650)도 또한 타이머 기능 회로를 포함한다.
스퀄치 신호는 후치 증폭부(300)로 입력되어 리셋 이후 전치 증폭기(100)에서의 이득 변환 과정 동안, 그리고 후치 증폭부(300)에서의 자동 오프셋 제거 과정 동안에 발생하는 불안정한 신호들이 출력되지 않도록 제어한다.
다음 도 3에 대해 설명하면 도 3에 도시한 바와 같이, Tx 비활성(disable) 구간은 ONU #m의 송신기가 오프 상태로 비활성 되는 시간 구간을 나타낸다. Tx 활성(enable) 구간은 ONU #n의 송신기가 온 상태로 활성 되는 구간을 나타낸다. ONU #m 및 ONU #n 사이의 가드 타임 구간, ONU #n에 의해 생성되는 버스트 패킷 신호의 초기 프리엠블 신호 구간 및 구분(Delimiter) 신호 구간과 같은 오버헤드 타이밍(Overhead timing)에 대한 요구 사항은 이미 표준화 문서에 의해 정의되어 있다.
그리고 버스트 탐지부(500)가 버스트 패킷 신호의 시작 시점 즉, 프리엠블 신호 시작 시점을 감지하여 버스트 감지 신호의 상승 에지를 생성하는 것을 예로 하였다. 그러나, Tx 활성 구간 동안에 ONU에서 송신기를 활성화하는 동안에 발생하는 제로 레벨(zero level) 수준의 신호 세기가, 수신기의 수신 감도 수준보다 높은 경우가 발생할 수 있다.
따라서, 버스트 감지 신호의 상승 에지가 Tx 활성 구간의 임의의 시점에서 생성될 수도 있다. 그러므로 버스트 감지 신호의 상승 에지 타이밍에 연동되어 발생하며 자동 오프셋 제거 리셋 신호와 리셋 신호의 타이밍을 결정하는 이득 제어 윈도우 신호의 신호 폭은, 전치 증폭부(100)에서의 자동 이득 제어 동작 및 후치 증폭부(300)에서의 자동 오프셋 조절 동작이 프리엠블 초기 구간 동안에 발생하도록 제어한다.
그리고 도 3의 도면 부호 700로 표기한 화살표는 가드 타임 구간 동안 버스트 모드 수신기의 외부에서 입력되는 MAC 리셋 신호의 일반적인 포지션 범위 즉, MAC 리셋 신호의 상승 에지 및 하강 에지가 가드 타임 구간의 임의의 위치에 놓일 수 있음을 나타낸 것이다.
이상에서 일련의 제어 신호들 즉, 리셋 신호, 버스트 탐지 신호, 이득 제어 윈도우 신호, 이득 제어 신호, 자동 오프셋 제거 리셋 신호 및 스퀄치 신호들 간의 타이밍 연동 시점이 일치되는 부분에 있어 내부 회로 동작에 의하여 발생하는 시간 지연에 대한 부분은 생략하고 설명하였다.
즉, MAC 리셋 신호의 상승 에지 타이밍 시점에 연동되는 리셋 신호 및 스퀄치 신호들의 상승 에지 사이에는 일반적으로 수 ns 이내의 지연 시간이 있을 수 있다. 그러나, 제어 신호 사이의 일련의 연동 관계들 즉, 버스트 탐지 신호의 상승 에지 타이밍에 연동하여 이득 제어 윈도우 신호 및 자동 오프셋 제거 리셋 신호에서 상승 에지가 발생하게 되는 등의 상관 관계는 동일하다.
아울러, 본 발명의 실시예에서는 로우 레벨(low level)의 전압 상태를 기반으로 하여 일정 시간 폭을 가지는 하이 레벨(high level)의 신호들을 예로 하여 제어 신호 상호간의 상관 관계를 설명하였다. 그러나, 하이 레벨의 전압 상태를 기반으로 로우 레벨의 일정 시간 폭을 가지는 신호의 형태로 하여 동일한 메커니즘으로 동작될 수도 있다.
제어부(600)는 제어부(600) 내의 이득 제어 윈도우 신호 생성기(620), 자동 오프셋 제거 신호 생성기(640) 및 스퀄치 신호 생성기(650)는 일정 시간 폭을 가진 제어 신호를 생성하기 위하여 타이머 기능 회로를 포함한다. 각각의 타이머 기능 회로는 동일한 구조를 가진다. 그러나, 이득 제어 윈도우 신호 생성기(620)에 위치한 타이머 기능 회로는 버스트 감지 신호를 입력으로 받아 들이고, 자동 오프셋 제거 신호 생성기(640) 및 스퀄치 신호 생성기(650)에 포함되어 있는 타이머 기능 회로는 이득 제어 윈도우 신호를 입력으로 받아들인다. 이에 대하여 도 4를 참조로 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 타이머 기능 회로의 예시도이다.
도 4에 도시된 바와 같이, 타이머 기능 회로는 NOR 게이트(NOR gate)(710), 캐패시터(Capacitor)(720), 제1 레지스터(740), 제2 레지스터(750), 트랜지스터(760) 및 인버터(Inverter)(730)를 포함한다.
NOR 게이트(710)는 두 개의 입력단을 가지며, 하나의 입력단으로는 입력 전압(Vin)이, 또 다른 입력단으로는 인버터(730)의 출력단이 연결되어 있다. NOR 게이트(710)는 또한 동작을 위한 전원 전압(VCC) 및 접지(GND)와 연결되어 있다.
캐패시터(720)는 일단이 NOR 게이트(710)의 출력단과 연결되어 있고, 타단은 인버터(730)의 입력단과 연결되어 있다. 캐패시터(720)의 출력단과 일단이 연결되어 있는 인버터(730)의 타단은 출력 전압(Vout)을 출력하며, 인버터(730)는 또한 동작을 위한 전원 전압(VCC) 및 접지(GND)와 연결되어 있다. 이때, 캐패시터(720) 의 출력단이 NOR 게이트(710)의 또 다른 입력단과 연결되어 있어, 출력 전압(Vout)이 NOR 게이트(710)로 입력된다.
캐패시터(720)의 출력단과 인버터(730)의 입력단 사이에는 제1 레지스터(740), 제2 레지스터(750) 및 트랜지스터(760)의 일단이 병렬로 연결되어 있다. 제1 레지스터(740), 제2 레지스터(750) 및 트랜지스터(760)의 타단으로는 전원 전압(VCC)이 인가된다. 그리고 본 발명의 실시예에서는 트랜지스터(760)로 PMOS 트랜지스터를 사용하며, 게이트(gate)로는 입력 전압(Vin)이 인가된다.
기본적인 원샷(One-shot) 회로의 동작원리는 잘 알려져 있는 바와 같이, 입력 전압(Vin)이 로우(Low)일 때, NOR 게이트(710) 출력(V1)은 하이(High)가 되고 V2는 트랜지스터(760)의 동작에 의해 하이 상태로 되어 인버터(730)의 출력(Vout)은 로우가 된다. 또한 인버터(730)의 출력(Vout)은 NOR 게이트(710)의 또 다른 입력으로 연결된다.
입력 전압(Vin)이 로우에서 하이로 전이되면, V1은 로우로 전이되고, 캐패시터(720)의 작용에 의해 V2도 로우로 전이되어 인버터(730)의 출력(Vout)은 하이로 전이된다. 이때 Vout은 또한 NOR 게이트(710)의 입력으로 작용하여 NOR 게이트(710) 출력(V1)은 로우의 상태를 유지하지만, 캐패시터(720)는 제1 레지스터(740)를 통하여 충전되므로 일정 시간 이후에 V2는 인버터(730)의 출력(Vout)을 로우로 스위칭 할 수 있을 만큼 하이에 가까운 값으로 바뀌게 된다.
이러한 기본적인 원샷 회로의 동작원리에 의하여 인버터(730)의 출력(Vout)의 하이 상태 시간폭은 캐패시터(720), 제1 레지스터(740) 및 인버터(730)의 스위 칭 임계 전압에 의존하는 타이머로써 작동하게 된다.
이를 통해 입력 전압(Vin)이 하이에서 로우로 전이될 때 V2 전압이 전원 전압(VCC) 레벨로 신속히 도달할 수 있도록 캐패시터(720)가 방전되도록 한다. 그리고, 입력 전압(Vin)이 로우에서 하이로 전이될 때 트랜지스터(760)의 전류 경로가 차단되어 원샷 회로가 앞에서 설명한 바와 같은 타이머로써 작동할 수 있도록 한다.
아울러 타이머의 시간 폭을 결정하는 제1 레지스터(740)에 병행하여 외부에서 선택적으로 조절할 수 있는 제2 레지스터(750)를 추가한다. 제2 레지스터(750)의 한쪽 노드(node)는 V2에 연결되며, 다른 노드는 외부에서 플로팅(floating) 상태 또는 전원 전압(VCC)에 연결상태로 사용할 수 있다. 그리고, 필요 시 노드와 전원 전압(VCC) 사이에 다른 레지스터를 추가하여 사용할 수 있도록 하여, 인버터 출력(Vout)의 하이 레벨 시간 폭을 유동적으로 조절할 수 있도록 한다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 실시예에 따른 버스트 모드 수신기의 구조도이다.
도 2는 본 발명의 실시예에 따른 버스트 모드 수신기의 로직 제어부의 구조도이다.
도 3은 본 발명의 실시예에 따른 버스트 모드 수신기의 타이밍 제어의 예시도이다.
도 4는 본 발명의 실시예에 따른 타이머 기능 회로의 예시도이다.

Claims (8)

  1. 버스트 모드 광 신호를 수신하는 수신기에 있어서,
    단일 전류 정보 신호를 입력 받아 단일 전압 신호로 변환하여 출력하는 전치 증폭부;
    상기 전치 증폭부에서 출력된 상기 단일 전압 신호를 입력 받아 차등 정보 신호로 변환하여 출력하는 차등 신호 변환부;
    상기 차등 정보 신호의 오프셋을 자동 조절하고 증폭하는 후치 증폭부;
    상기 전치 증폭부에서 출력된 상기 단일 전압 신호의 버스트 패킷의 세기를 감지하여, 상기 전치 증폭부의 이득 값을 제어하기 위한 이득 제어 컨트롤 신호를 생성하는 이득 조절부;
    상기 차등 신호 변환부로부터 출력되는 차등 정보 신호를 입력 받아 버스트 패킷들을 감지하여, 각 버스트 패킷의 시작 타이밍에 대한 버스트 감지 신호를 생성하는 버스트 탐지부; 및
    외부로부터 입력되는 MAC 리셋 신호, 상기 이득 제어 컨트롤 신호, 상기 버스트 감지 신호를 입력 받아 상기 전치 증폭부, 상기 이득 조절부, 상기 버스트 감지부 및 상기 후치 증폭부를 제어하기 위한 제어 신호를 생성하는 제어부
    를 포함하며,
    상기 제어부는 상기 버스트 감지 신호를 토대로 하는 제1 시간 폭을 가지는 이득 제어 윈도우 신호에 따라 상기 제1 시간 폭보다 긴 시간폭을 가지는 자동 오프셋 제거 리셋 신호를 생성하여 상기 후치 증폭부로 출력하는 수신기.
  2. 제1항에 있어서,
    상기 제어부는,
    상기 MAC 리셋 신호를 입력 받아, 상기 제어부의 제어를 위한 상기 MAC 리셋 신호의 상승 에지에 연동하는 리셋 신호를 생성하는 리셋 신호 생성기;
    상기 버스트 탐지부에서 생성하여 출력된 버스트 감지 신호를 토대로 제1 시간 폭을 가지는 이득 제어 윈도우 신호를 생성하는 이득 제어 윈도우 신호 생성기;
    상기 이득 조절부에서 생성한 상기 이득 제어 컨트롤 신호와 상기 이득 제어 윈도우 신호 발생기에서 생성한 상기 이득 제어 윈도우 시간을 입력 받아, 상기 제1 시간 폭 동안 이득 제어 신호를 생성하여 상기 전치 증폭부로 출력하는 이득 제어 신호 생성기;
    상기 이득 제어 윈도우 신호 발생기에서 생성한 상기 이득 제어 윈도우 시간을 입력 받아, 상기 제1 시간 폭에 제2 시간 폭만큼 긴 시간 폭을 가지는 자동 오프셋 제거 리셋 신호를 생성하여 상기 후치 증폭부로 출력하는 자동 오프셋 제거 신호 생성기; 및
    상기 리셋 신호와 상기 이득 제어 윈도우 신호를 입력 받아 상기 제1 시간 폭, 상기 제2 시간 폭, 제3 시간 폭을 더한 시간 폭을 가지는 스퀄치 신호를 생성하여 상기 후치 증폭부로 출력하는 스퀄치 신호 생성기
    를 포함하는 수신기.
  3. 제2항에 있어서,
    상기 리셋 신호 생성기는, 전력 온 시에는 상기 MAC 리셋 신호의 입력 없이 리셋 신호를 생성하는 수신기.
  4. 제2항에 있어서,
    상기 이득 제어 윈도우 신호 생성기는,
    상기 버스트 감지 신호에 연동하여 타이밍 제어 신호를 발생하는 타이머 기능 회로
    를 포함하는 수신기.
  5. 제2항에 있어서,
    상기 자동 오프셋 제거 신호 생성기 및 스퀄치 신호 생성기는,
    이득 제어 윈도우 신호에 연동하여 타이밍 제어 신호를 발생하는 타이머 기능 회로
    를 포함하는 수신기.
  6. 제4항 또는 제5항 중 어느 한 항에 있어서,
    상기 타이머 기능 회로는,
    복수의 입력 단자와 하나의 출력 단자를 가지는 노어 게이트;
    상기 노어 게이트의 출력 단자와 연결되어 있는 캐패시터;
    상기 캐패시터의 출력 단자에 연결되어 있으며, 출력 단자가 상기 노어 게이트의 복수의 입력 단자 중 어느 하나의 입력 단자와 연결되어 있는 인터버;
    상기 캐패시터의 출력 단자와 상기 인버터의 입력 단자 사이에 한쪽 단자가 연결되어 있고 전원 전압에 또 다른 단자가 연결되어 있으며, 타이머의 시간 폭을 결정하는 제1 레지스터;
    상기 캐패시터의 출력 단자와 상기 인버터의 입력 단자 사이에 한쪽 단자가 연결되어 있고 상기 전원 전압에 또 다른 단자가 연결되어 있으며, 상기 제1 레지스터와 병행하여 외부에서 상기 시간 폭을 선택적으로 결정할 수 있도록 하는 제2 레지스터; 및
    상기 캐패시터의 출력 단자와 상기 인버터의 입력 단자 사이에 한쪽 단자가 연결되어 있고 한쪽 단자는 상기 전원 전압에, 또 다른 단자는 상기 노어 게이트의 복수의 입력 단자 중 전원을 입력받는 단자와 연결되어 있으며, 상기 인버터의 입력 전압을 전이하는 트랜지스터
    를 포함하는 수신기.
  7. 버스트 모드 광 신호를 수신하는 수신기가 제어 신호의 타이밍을 제어하는 방법에 있어서,
    외부로부터 입력되는 MAC 리셋 신호의 상승 에지에 연동하여 임의의 시간 폭을 갖는 리셋 신호를 생성하는 단계;
    상기 리셋 신호가 생성된 시점 이후에 버스트 모드 패킷이 입력되는 시점에 로우 전압 레벨에서 하이 전압 레벨로 천이되는 버스트 감지 신호의 상승 에지에 연동하여 제1 시간 폭을 가지는 이득 제어 윈도우 신호를 생성하는 단계;
    상기 이득 제어 윈도우 신호의 제1 시간 폭 동안 이득 제어 신호를 생성하는 단계;
    상기 이득 제어 윈도우 신호에 기반하여, 상기 제1 시간 폭보다 제2 시간 폭만큼 긴 시간 폭을 가지는 자동 오프셋 제거 리셋 신호를 생성하는 단계; 및
    상기 MAC 리셋 신호의 상승 에지에 연동하여 상기 제1 시간 폭과 상기 제2 시간 폭을 더한 시간 폭에 제3 시간 폭만큼 긴 시간 폭 뒤에 하강 에지를 가지는 스퀄치 신호를 생성하는 단계
    를 포함하는 타이밍 제어 방법.
  8. 제7항에 있어서,
    상기 자동 오프셋 제거 리셋 신호를 생성하는 단계 이후에,
    상기 이득 제어윈도우 신호에 기반하여 상기 제2 시간 폭 만큼의 시간 폭을 가지는 자동 오프셋 제거 리셋 신호를 생성하는 단계
    를 포함하는 타이밍 제어 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644713B2 (en) * 2009-11-12 2014-02-04 Packet Photonics, Inc. Optical burst mode clock and data recovery
WO2012103838A2 (zh) * 2012-03-27 2012-08-09 华为技术有限公司 光纤测试方法、装置和无源光网络系统
US9621972B2 (en) * 2015-07-29 2017-04-11 Rockley Photonics Limited Burst-mode receiver
CN106549706B (zh) * 2015-09-16 2019-04-26 青岛海信宽带多媒体技术有限公司 一种电口模块
CN109075870B (zh) 2016-09-30 2020-12-15 华为技术有限公司 信号处理装置、光线路终端和通信系统
WO2019163135A1 (ja) * 2018-02-26 2019-08-29 三菱電機株式会社 信号検出回路、光受信器、親局装置および信号検出方法
CN114175531B (zh) * 2019-08-09 2024-03-22 三菱电机株式会社 光接收器和站侧装置
KR102639756B1 (ko) * 2021-11-09 2024-02-23 한국전자통신연구원 버스트모드 광송신기

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007042507A2 (en) * 2005-10-07 2007-04-19 Interuniversitair Microelektronica Centrum Vzw Systems and methods for transferring single-ended burst signal onto differential lines, especially for use in burst-mode receiver

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2106439A1 (en) 1992-11-13 1994-05-14 Yusuke Ota Burst mode digital data receiver
KR100537901B1 (ko) 2003-03-29 2005-12-20 한국전자통신연구원 버스트 모드 광 수신기
JP4682142B2 (ja) * 2004-09-07 2011-05-11 パナソニック株式会社 受信回路及び光受信回路
US8150272B2 (en) * 2005-10-07 2012-04-03 Imec Systems and methods for transferring single-ended burst signal onto differential lines, especially for use in burst-mode receiver
US7304543B2 (en) 2005-12-28 2007-12-04 Pmc-Sierra Israel Ltd. Burst-mode TIA (trans-impedance amplifier)
CN101325569B (zh) * 2007-06-15 2013-09-04 安捷伦科技有限公司 通信系统中的鲁棒信道估计
US7920798B2 (en) 2007-06-18 2011-04-05 Micrel, Inc. PON burst mode receiver with fast decision threshold setting

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007042507A2 (en) * 2005-10-07 2007-04-19 Interuniversitair Microelektronica Centrum Vzw Systems and methods for transferring single-ended burst signal onto differential lines, especially for use in burst-mode receiver

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