JP2010081493A

JP2010081493A - バーストモード自動利得制御回路

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Publication number: JP2010081493A
Application number: JP2008249929A
Authority: JP
Inventors: Hirokazu Komatsu; 弘和小松
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-09-29
Filing date: 2008-09-29
Publication date: 2010-04-08

Abstract

【課題】バースト信号の利得制御を高速かつ安定して行うことができるバーストモード自動利得制御回路を提供することである。
【解決手段】本発明は、可変利得増幅器を有するバーストモード対応のディジタル自動利得制御回路において、入力信号を増幅し出力する可変利得増幅器を設け、可変利得増幅器の出力信号に対する閾値を複数設け、該出力信号と該複数の閾値との比較結果に基づいて前記可変利得増幅器の利得の切替制御を行うことを特徴とする。
【選択図】図３

Description

本発明はバーストモード自動利得制御回路に関し、特にバーストモード信号を扱う光受信器において自動利得制御を行うバーストモード自動利得制御回路に関する。

バーストモード信号を扱う光受信器において、自動利得制御回路を用い広ダイナミックレンジかつ高速応答を実現する場合、複数の固定利得を持つ増幅器を離散的にディジタル制御方式で切替制御する自動利得制御回路が用いられる。切替制御はバースト信号の振幅を検出することで判定し、振幅に応じ適切な利得に制御される。この回路を高速動作させるには、極力バースト信号の先頭数ビットで振幅検出による利得切替の判定を行う必要がある。

しかし、切替を行うか行わないか判定閾値近傍の振幅が入力される条件（切替点）では、受信機の持つ応答特性のリップル等で生じる尖頭波形の歪み・振幅の大小や受信信号に乗るノイズ成分、受信機で発生するノイズの影響を受けるため、切替信号を検出するタイミングが不安定になり、検出時間の遅れを生じるという問題があった。

また、プリアンブル信号の前には、プリバイアス信号が設定されるが、広いダイナミックレンジを有する、ディジタル制御方式の自動利得制御回路においては、このプリバイアス信号を高利得で増幅するため、雑音成分により切替検出回路およびバースト信号検出回路の誤動作させてしまう場合があった。

これらの対策として発明された特許文献１に開示された手段は、ペイロードでの利得切替を禁止する有効な手段である。すなわち、特許文献１には、データ検出コンパレータと遅延回路を用い利得切替を禁止する構成が開示されている。

特開２００６−３１１０３３号公報

しかしながら、バースト光送受信システムでは、バースト光送信に用いるレーザダイオードの高速応答のため、バースト信号先頭部分のプリアンブル信号のさらに前にプリバイアスと呼ばれる、微小に発光する区間が設定される。広いダイナミックレンジを有する自動利得制御回路を用いる場合、この微小に発光するプリバイアス信号が、切替判別の閾値に達する場合がある。そのとき、プリバイアス信号の立ち上がりで利得切替制御を開始するが、プリバイアス後のプリアンブル信号区間には、さらに振幅の大きい信号が入力されるため、このプリアンブル信号の振幅に応じた適切な利得設定（切替）を行わなければならない。

図１は、従来の自動利得制御回路の構成を示すブロック図である。

図１において、１０は可変利得増幅器であり、２０は利得切替回路である。

可変利得増幅器１０は、利得切替回路２０で設定された値に基づき、入力信号を増幅し出力するものである。

利得切替回路２０は、可変利得増幅器１０から出力された信号の振幅と切替判別用に設定された閾値との比較を行う切替判別回路であり、可変利得増幅器１０から出力された信号が、切替判別用に設定された閾値を越えた場合に利得切替を確定し、可変利得増幅器１０へ出力する。

図２は、図１に示した自動利得制御回路の動作を説明するタイムチャートである。

図２に示すように、図１のような従来方式の自動利得制御回路では、長さや立ち上がり波形ノイズが規定されていないプリバイアス信号で利得切替動作を開始する可能性があり、その結果、利得切替のタイミングも不定であるという問題があった。

特許文献１に記載の発明にしても安定な切り替え制御をおこなうことができない。

本発明は上記の点にかんがみてなされたもので、バースト信号の利得制御を高速かつ安定して行うことができるバーストモード自動利得制御回路を提供することを目的とする。

上記課題を解決するにあたり、本発明は、可変利得増幅器を有するバーストモード対応のディジタル自動利得制御回路において、入力信号を増幅し出力する可変利得増幅器を設け、可変利得増幅器の出力信号に対する閾値を複数設け、該出力信号と該複数の閾値との比較結果に基づいて前記可変利得増幅器の利得の切替制御を行うことを特徴とする。

また本発明は、前記複数の閾値が２段階の閾値であることを特徴とする。

また本発明は、前記複数の閾値が３段階の閾値であることを特徴とする。

また本発明は、バーストモード対応のディジタル自動利得制御回路において、入力信号を増幅し出力する可変利得増幅器と、前記可変利得増幅器から出力された信号の振幅と所定の第１の閾値との比較を行い該比較結果に基づいて前記可変利得増幅器の利得を制御する利得切替回路と、前記可変利得増幅器から出力された信号の振幅と所定の第２の閾値との比較を行い該比較結果に基づいて前記利得切替回路の出力を制御する利得切替制御回路と、を備えたことを特徴とする。

また本発明は、前記利得切替回路が、前記可変利得増幅器から出力された信号を第１の増幅器で増幅した信号の振幅と前記所定の第１の閾値との比較を行い、前記利得切替制御回路が、前記可変利得増幅器から出力された信号を第２の増幅器で増幅した信号の振幅と前記所定の第２の閾値との比較を行うことを特徴とする。

また本発明は、前記可変利得増幅器から出力された信号の振幅と所定の第３の閾値との比較を行い該比較結果に基づいて前記可変利得増幅器の利得を制御する第２の利得切替回路をさらに備え、各閾値の大小関係が、前記第２の閾値＞前記第１の閾値＞前記第３の閾値であることを特徴とする。

本発明によれば、バースト信号の利得制御を高速かつ安定して行うことができるバーストモード自動利得制御回路を提供することができる。

すなわち、本発明においては、以下の効果を奏する。

本発明による第１の効果は、プリアンブル信号の数ビット内で、切替動作が完了するため、プリアンブルビット数の消費の少ない高速応答が可能である点にある。

本発明による第２の効果は、切替動作は、長さやノイズの規定されていない未知のプリバイアス信号に依らず安定した動作が可能である点にある。

本発明による第３の効果は、第１の効果および第２の効果を維持しつつ、広い入力ダイナミックレンジが得られる点にある。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図３は、本発明によるバーストモード自動利得制御回路の一実施の形態の構成を示すブロック図である。

図３において、１０は可変利得増幅器であり、２０は利得切替回路であり、３０は利得切替制御回路である。

利得切替回路２０は、可変利得増幅器１０から出力された信号の振幅と切替判別用に設定された閾値との比較を行う切替判別回路であり、利得切替制御回路３０の制御信号を受け、特定区間すなわち検出可能区間での利得切替を確定し、可変利得増幅器１０へ出力する。

利得切替制御回路３０は、可変利得増幅器１０から出力された信号から、プリアンブル信号を検出し、利得切替回路２０の検出可能区間を制御する。
［実施の形態の動作の説明］
次に、図３〜図５を用いて実施例１の動作を説明する。

図３は、本発明によるバーストモード自動利得制御回路の実施例１の構成を示すブロック図である。

可変利得増幅器１０は、一例として図３の構成になっている。

図３において、可変利得増幅器１０は、反転増幅器１０１と第一の抵抗１０２と、第二の抵抗１０３と、ＮチャネルＭＯＳトランジスタ１０４とで構成され、利得切替回路２０の出力とＮチャネルＭＯＳトランジスタ１０４のゲート端子とが接続される。

利得切替回路２０の制御信号がローの場合、ＮチャネルＭＯＳトランジスタ１０４はオフ状態となり、増幅器の動作には関与しない。この場合、入力端子に電流信号を入力すると、反転増幅器１０１に並列に接続された第一の抵抗１０２で電圧変換され高利得で出力される。

利得切替回路２０の制御信号がハイの場合、ＮチャネルＭＯＳトランジスタ１０４はオン状態となり、入力端子に電流信号が入力されると、反転増幅器１０１に並列に接続された第一の抵抗１０２とＮチャネルＭＯＳトランジスタ１０４を介し、第二の抵抗１０３に電流が流れる。よって、第一の抵抗１０２と第二の抵抗１０３との合成抵抗により、電圧変換され低利得で出力される。このように可変利得増幅器１０は２値の利得を持つ可変利得増幅器として働く。

利得切替回路２０は、一例として図３の構成になっている。

図３において、利得切替回路２０は、可変利得増幅器１０の出力に接続された第一のコンパレータ２０１と、第一のコンパレータ２０１の出力をＸ入力、ローをＹ入力とするとともに利得切替制御回路３０の出力を選択端子入力とするセレクタ回路２０３と、セレクタ回路２０３の出力を入力とする第一のラッチ回路２０２とで構成される。

可変利得増幅器１０の出力は、閾値をＶｔｈ１とする第一のコンパレータ２０１に接続され、この出力をＸ入力、ローをＹ入力とし、利得切替制御回路３０の出力を選択端子入力とするセレクタ回路２０３に接続される。さらに、この出力をＣ入力、ハイをＤ入力とする第一のラッチ回路２０２に接続され、この出力を利得切替回路２０の出力とする。

セレクタ回路２０３では、選択端子入力がローの場合、Ｙ入力のローを出力し、ハイの場合は、Ｘ入力の第一のコンパレータ２０１の出力信号を選択するように働く。第一のラッチ回路２０２は、セレクタ回路２０３の出力がローからハイに遷移したときに、ハイを出力する。

よって、利得切替制御回路３０の出力信号がハイ状態、かつ第一のコンパレータ２０１に閾値Ｖｔｈ１を越える信号が入力された場合、セレクタ回路２０３の出力はローからハイに遷移し、第一のラッチ回路２０２の出力はハイに切替り、可変利得増幅器１０を低利得に制御する信号を出力する。この信号は次のバーストリセットが入るまでハイ状態を保持する。

一方、利得切替制御回路３０の出力信号がロー状態のときは、コンパレータ２０１に閾値Ｖｔｈ１を越える信号が入力されても、セレクタ回路２０３の出力はローのままであり、可変利得増幅器１０の利得制御は行わない。

利得切替制御回路３０は、一例として図３の構成になっている。

図３において、利得切替制御回路３０は、可変利得増幅器１０の出力に接続された第二のコンパレータ３０１と、第二のコンパレータ３０１の出力を入力とする第二のラッチ回路３０２とで構成される。

可変利得増幅器１０の出力は、閾値をＶｔｈ２とする第二のコンパレータ３０１が接続され、この出力をＣ入力、ハイをＤ入力とする第二のラッチ回路３０２で構成し、この出力は利得切替制御回路３０の出力として、セレクタ回路２０３の選択端子に接続される。

第二のコンパレータ３０１に閾値Ｖｔｈ２を越える信号が入力された場合、出力はローからハイに遷移し、第二のラッチ回路３０２は、次のバーストリセットが入るまでハイ状態を保持する。このときセレクタ回路２０３の選択端子入力はハイであるため、可変利得増幅器１０の利得制御が可能となる。

次に図４および図５のタイミングチャートを用いて図３の実施例の動作を説明する。

図４は、１０１０・・・繰り返しのプリアンブル信号パターンの前に、プリバイアスが重畳された光入力信号を受信した場合で、かつ、このプリバイアスのレベルが、可変利得増幅器１０の出力において、第一のコンパレータ２０１の閾値Ｖｔｈ１と等しい場合である。

このときプリバイアス区間では、可変利得増幅器１０の出力が、第二のコンパレータ３０１の閾値Ｖｔｈ２に達しないので、利得切替制御回路３０の出力は、初期化状態のロー出力のままであり、セレクタ回路２０３の選択入力はローを選択する。

よって、利得切替回路２０の出力はロー状態で、第一のコンパレータ２０１の入力が閾値Ｖｔｈ１にあっても利得切替動作を行わない。

次にプリバイアス区間後のプリアンブルパターンの先頭では、可変利得増幅器１０の出力が、第二のコンパレータ３０１の閾値Ｖｔｈ２に達し、利得切替制御回路３０の出力がハイに遷移し、セレクタ回路２０３は、コンパレータ出力を選択する。このとき、第一のコンパレータ２０１の入力は閾値Ｖｔｈ１より高いので、ハイに遷移する。

よって、利得切替回路２０の出力はハイに遷移し、可変利得増幅器１０を低利得に切り替え、出力振幅は減少し、飽和防止によるダイナミックレンジの拡大が実現できる。同時に、利得切替制御回路３０およびセレクタ回路２０３を付加したことにより、長さや雑音振幅が規定されていない未知なプリバイアス区間での切替が禁止状態となるため、プリアンプル先頭での安定な切替動作を行う。

図５は、図４の入力波形と同等で、可変利得増幅器１０の出力においてプリアンブル信号の尖頭が、第一のコンパレータ２０１の閾値Ｖｔｈ１より高く、第二のコンパレータ３０１の閾値Ｖｔｈ２より低い場合である。

この場合、利得切替制御回路３０の出力は初期化されたロー状態のままであり、セレクタ回路２０３の出力は常にローで切替動作は働かない。よって、可変利得増幅器１０の出力が飽和することにより入力ダイナミックレンジが制限される。

次に、図６〜図８を用いて実施例２の動作を説明する。

図６は、本発明によるバーストモード自動利得制御回路の実施例２の構成を示すブロック図である。

可変利得増幅器１０、利得切替回路２０および利得切替制御回路３０の構成の一例は、図３と同様である。実施例２では、さらに第二の利得切替回路４０およびＯＲ回路５０１を有している。

第二の利得切替回路４０は、一例として図６の構成になっている。

第二の利得切替回路４０は、第三のコンパレータ４０１と第三のラッチ回路４０２と第四のラッチ回路４０３とを有して構成されている。

可変利得増幅器１０の出力は、閾値をＶｔｈ３とする第三のコンパレータ４０１に接続され、その反転出力をＣ入力とする第四のラッチ回路４０３に接続される。第三のラッチ回路４０２は、第一のコンパレータ２０１の出力をＣ入力、ハイをＤ入力とし、その出力は第四のラッチ回路４０３のＤ入力に接続され、この出力は、第二の利得切替回路４０の出力となる。

ＯＲ回路５０１は、利得切替回路２０の出力と第二の利得切替回路４０の出力とを入力とし、その出力は可変利得増幅器１０の利得切替端子に接続される。よって、図６の構成では利得切替回路２０、第二の利得切替回路４０のどちらかの利得切替信号発出に応じて、利得切替制御を行う。

次に図７および図８のタイミングチャートを用いて図６の実施例の動作を説明する。

図７の光入力信号は図４と同様である。この信号を入力した場合の利得切替回路２０および利得切替制御回路３０の動作は図４と同様である。

第一のコンパレータ２０１の出力は、プリバイアス区間において、閾値Ｖｔｈ１と同じレベルであるため出力は安定せず、プリアンブルの先頭でローからハイに切り替わり、同時に第三のラッチ回路４０２の出力もハイに遷移する。

一方、第三のコンパレータ４０１は閾値Ｖｔｈ３が、閾値Ｖｔｈ１に対し低いレベルに設定されているため、高利得状態の間は、反転出力はロー出力となるため、第二の利得切替回路４０の出力も、ロー出力状態となり、利得切替動作には関与しない。

一方、利得切替回路２０では、プリアンブル波形の入力に応じて利得切替信号を発出する。

ＯＲ回路５０１の出力は、利得切替回路２０の動作に応じて利得切替信号を出力し、可変利得増幅器１０を低利得に切り替え飽和を防止することができる。

可変利得増幅器１０が低利得に切り替わると出力振幅は減少し、やがて、ローレベルが第三のコンパレータ４０１の閾値Ｖｔｈ３より低くなり、第三のコンパレータ４０１の反転出力はハイ遷移するが、ＯＲ回路５０１の出力はハイのままであり、やはり動作には関与しない。

図８の光入力信号は図５と同様である。この信号を入力した場合の利得切替回路２０と利得切替制御回路３０の動作は図５と同様である。

第一のコンパレータ２０１の出力は、プリアンブル信号の先頭で、閾値Ｖｔｈ１を越えるためハイに遷移し、同時に第三のラッチ回路４０２の出力もハイに遷移する。

一方、第三のコンパレータ４０１の閾値Ｖｔｈ３は、プリアンブル信号区間のボトム値より高い電圧に設定されており、プリアンブルの２ｂｉｔ目のロー状態で、反転出力がハイに遷移する。同時に第四のラッチ回路４０３の出力もハイに遷移し、第二の利得切替回路４０は利得切替信号を発出する。

一方、利得切替回路２０は、図５と同様、可変利得増幅器１０の出力が、第二のコンパレータの閾値Ｖｔｈ２に達しないため、切替信号は発出しない。

ＯＲ回路５０１の出力は、第二の利得切替回路４０の動作に応じて、利得切替信号を出力し、可変利得増幅器１０を低利得に切り替え、飽和を防止することができる。図３の実施例と比較し、広い入力範囲において、飽和のない安定した波形を出力するとともに、長さや雑音振幅が規定されていない未知なプリバイアス信号に依らない、プリアンプル信号に応じた安定な切替動作が実現できる。

図９は、本発明によるバーストモード自動利得制御回路の実施例３の構成を示すブロック図である。

図９の実施例は、実施例１の図３の利得切替回路および利得切替制御回路を変更したものである。図９の利得切替回路２１および利得切替制御回路３１は、その一例を示すものである。

可変利得増幅器１０の出力は、第一の増幅器２０４を介し、閾値をＶｔｈ１とする第一のコンパレータ２０１に接続され、この出力をＸ入力、ローをＹ入力、利得切替制御回路３１出力を選択入力とするセレクタ回路２０３に接続される。さらに、この出力をＣ入力、ハイをＤ入力とする第一のラッチ回路２０２に接続され、この出力が利得切替回路２１の出力となる。

セレクタ回路２０３では、選択端子入力がローの場合、Ｙ入力のローを出力し、ハイの場合は、Ｘ入力の第一のコンパレータ２０１の出力信号を選択するように働く。

第一のラッチ回路２０２は、セレクタ回路２０３の出力がローからハイに遷移したときに、ハイを出力する。

よって、利得切替制御回路３１の出力信号がハイ状態、かつ第一のコンパレータ２０１に閾値Ｖｔｈ１を越える信号が入力された場合、セレクタ回路２０３の出力はローからハイに遷移し、第一のラッチ回路２０２の出力はハイに切替り、可変利得増幅器１０を低利得に制御する信号を出力する。

可変利得増幅器１０の出力は、第二の増幅器３０３を介し、閾値をＶｔｈ２とする第二のコンパレータ３０１に接続され、この出力をＸ入力、ハイをＤ入力とする第二のラッチ回路３０２に接続され、この出力が利得切替制御回路３１の出力となる。この出力は、セレクタ回路１０２の選択入力に接続される。

次に図１０のタイミングチャートを用いて図９の実施例の動作を説明する。

図１０の光入力信号は図４と同様である。

この例では第一の増幅器２０４の利得は×１に設定されているものとする。よって、第一の増幅器２０４の出力波形は、図４の可変利得増幅器１０の出力と同様である。

一方、例として第二の増幅器３０３の利得は×０．５に設定されているとして、第二の増幅器３０３の出力波形は、図１０のようになる。

第一の増幅器２０４の出力波形との違いは、出力振幅が×０．５になっているほかに、出力ダイナミックレンジが、両増幅器は同じと仮定しており、プリアンブル先頭のピークは、同じ波高値で飽和している点である。

図４と同様、プリバイアス区間では、第二の増幅器３０３の出力が、第二のコンパレータ３０１の閾値Ｖｔｈ２に達しないので、利得切替制御回路３１の出力は、初期化状態のロー出力のままであり、セレクタ回路２０３の選択入力はローを選択しており、利得切替回路２１の出力はロー状態で、第一のコンパレータ２０１の入力が閾値Ｖｔｈ１にあっても利得切替動作を行わない。

次にプリバイアス区間後のプリアンブルパターンの先頭では、可変利得増幅器１０の出力が、第二のコンパレータ３０１の閾値Ｖｔｈ２に達し、利得切替制御回路３１の出力がハイに切り替わり、セレクタ回路２０３は、コンパレータ出力を選択する。このとき、第一のコンパレータ２０１の入力は閾値Ｖｔｈ１より高いので、ハイが出力される。

よって、利得切替回路２０の出力はハイに遷移し、可変利得増幅器１０の利得を低利得にする制御が働き、可変利得増幅器１０の出力振幅は減少し、飽和が防止によるダイナミックレンジの拡大が実現できる。同時に、利得切替制御回路３０およびセレクタ回路２０３を付加したことにより、長さや雑音振幅が規定されていない未知なプリバイアス区間での切替が禁止状態となるため、プリアンプル先頭での安定な切替動作を行う。

すなわち、本発明においては、以下の効果を奏する。

従来の自動利得制御回路の構成を示すブロック図である。図１に示した自動利得制御回路の動作を説明するタイムチャートである。本発明によるバーストモード自動利得制御回路の一実施の形態の構成を示すブロック図である。図３の実施例の動作を説明するタイミングチャートである。図３の実施例の動作を説明するタイミングチャートである。本発明によるバーストモード自動利得制御回路の実施例２の構成を示すブロック図である。図６の実施例の動作を説明するタイミングチャートである。図６の実施例の動作を説明するタイミングチャートである。本発明によるバーストモード自動利得制御回路の実施例３の構成を示すブロック図である。図９の実施例の動作を説明するタイミングチャートである。

符号の説明

１０可変利得増幅器
２０利得切替回路
３０利得切替制御回路

Claims

可変利得増幅器を有するバーストモード対応のディジタル自動利得制御回路において、入力信号を増幅し出力する可変利得増幅器を設け、可変利得増幅器の出力信号に対する閾値を複数設け、該出力信号と該複数の閾値との比較結果に基づいて前記可変利得増幅器の利得の切替制御を行うことを特徴とするバーストモード自動利得制御回路。
前記複数の閾値が２段階の閾値であることを特徴とする請求項１に記載のバーストモード自動利得制御回路。
前記複数の閾値が３段階の閾値であることを特徴とする請求項１に記載のバーストモード自動利得制御回路。
バーストモード対応のディジタル自動利得制御回路において、
入力信号を増幅し出力する可変利得増幅器と、
前記可変利得増幅器から出力された信号の振幅と所定の第１の閾値との比較を行い該比較結果に基づいて前記可変利得増幅器の利得を制御する利得切替回路と、
前記可変利得増幅器から出力された信号の振幅と所定の第２の閾値との比較を行い該比較結果に基づいて前記利得切替回路の出力を制御する利得切替制御回路と、
を備えたことを特徴とする請求項１に記載のバーストモード自動利得制御回路。
前記利得切替回路が、前記可変利得増幅器から出力された信号を第１の増幅器で増幅した信号の振幅と前記所定の第１の閾値との比較を行い、
前記利得切替制御回路が、前記可変利得増幅器から出力された信号を第２の増幅器で増幅した信号の振幅と前記所定の第２の閾値との比較を行う
ことを特徴とする請求項４に記載のバーストモード自動利得制御回路。
前記可変利得増幅器から出力された信号の振幅と所定の第３の閾値との比較を行い該比較結果に基づいて前記可変利得増幅器の利得を制御する第２の利得切替回路をさらに備え、
各閾値の大小関係が、前記第２の閾値＞前記第１の閾値＞前記第３の閾値であることを特徴とする請求項４または５に記載のバーストモード自動利得制御回路。
請求項１ないし６のうちのいずれか１項に記載のバーストモード自動利得制御回路を備えたことを特徴とするアクセス系バースト信号対応光インターフェース。