JP3049999B2 - プリアンプ - Google Patents
プリアンプInfo
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- JP3049999B2 JP3049999B2 JP5181767A JP18176793A JP3049999B2 JP 3049999 B2 JP3049999 B2 JP 3049999B2 JP 5181767 A JP5181767 A JP 5181767A JP 18176793 A JP18176793 A JP 18176793A JP 3049999 B2 JP3049999 B2 JP 3049999B2
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- preamplifier
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- circuit
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Description
【０００１】
【産業上の利用分野】本発明は、光伝送用の受信器等に
係り、特に其の前置増幅器である多段構成のプリアンプ
の構成に関する。このプリアンプとしては、入力の光信
号パルスを変換した電気信号の入力電流パルスの広い範
囲で、出力パルスが飽和すること無く正常に増幅する所
謂ダイナミックレンジが広いことが必要とされる。
係り、特に其の前置増幅器である多段構成のプリアンプ
の構成に関する。このプリアンプとしては、入力の光信
号パルスを変換した電気信号の入力電流パルスの広い範
囲で、出力パルスが飽和すること無く正常に増幅する所
謂ダイナミックレンジが広いことが必要とされる。
【０００２】
【従来の技術】図９に従来のプリアンプの第１の例のト
ランスインピーダンス型プリアンプの構成を示す。この
プリアンプは、例えば３段縦続のプリアンプ1であり,
その出力電圧Voutは、入力の光パルス信号を光／電気の
変換ダイオードPDで変換した電気信号パルスの入力電流
I と該プリアンプ1の出力電圧Voutを入力端に帰還する
帰還抵抗R との積IRにより決定されるので、入力のパル
ス電流I が或る電流値I1以上になると出力電圧Voutが飽
和する。その結果、出力のパルス電流I のパルス幅に変
動が起きるため、該プリアンプ1のダイナミックレンジ
が広くならなかった。この対策として、従来は、図10の
第２の例のプリアンプの如く、その入力電流I を其のま
ま帰還抵抗R を通し３段アンプ11,12,13の縦続されたプ
リアンプ1の出力端に伝達するだけでなく、その入力電
流I を、初段アンプ11の入力と其の出力の間に設けた可
変インピーダンス素子の例えばＮチャネルの電界効果ト
ランジスタFET の20に分流し、其の出力信号S20 と前記
プリアンプの初段アンプ11の出力信号S11 の和Aを入力
として、増幅し其の増幅出力S21を前記電界効果トラン
ジスタ20のゲートG に供給し該電界効果トランジスタ20
のインピーダンスを可変するインピーダンス制御アンプ
21を設けるようにしていた。この図10の第２の従来例の
プリアンプの基本動作は、入力電流I が増大すると、初
段プリアンプ11の出力S11 がインピーダンス制御アンプ
21で増幅され、其の増幅出力S21 が可変インピーダンス
素子であるＮチャネルFET 20のゲートG へ与えられる事
により、該FET 20のインピーダンスが、入力レベルが大
きいほど小さくなるように制御されて、其の３段縦続の
プリアンプ1の必要とするダイナミックレンジを確保し
ていた。
ランスインピーダンス型プリアンプの構成を示す。この
プリアンプは、例えば３段縦続のプリアンプ1であり,
その出力電圧Voutは、入力の光パルス信号を光／電気の
変換ダイオードPDで変換した電気信号パルスの入力電流
I と該プリアンプ1の出力電圧Voutを入力端に帰還する
帰還抵抗R との積IRにより決定されるので、入力のパル
ス電流I が或る電流値I1以上になると出力電圧Voutが飽
和する。その結果、出力のパルス電流I のパルス幅に変
動が起きるため、該プリアンプ1のダイナミックレンジ
が広くならなかった。この対策として、従来は、図10の
第２の例のプリアンプの如く、その入力電流I を其のま
ま帰還抵抗R を通し３段アンプ11,12,13の縦続されたプ
リアンプ1の出力端に伝達するだけでなく、その入力電
流I を、初段アンプ11の入力と其の出力の間に設けた可
変インピーダンス素子の例えばＮチャネルの電界効果ト
ランジスタFET の20に分流し、其の出力信号S20 と前記
プリアンプの初段アンプ11の出力信号S11 の和Aを入力
として、増幅し其の増幅出力S21を前記電界効果トラン
ジスタ20のゲートG に供給し該電界効果トランジスタ20
のインピーダンスを可変するインピーダンス制御アンプ
21を設けるようにしていた。この図10の第２の従来例の
プリアンプの基本動作は、入力電流I が増大すると、初
段プリアンプ11の出力S11 がインピーダンス制御アンプ
21で増幅され、其の増幅出力S21 が可変インピーダンス
素子であるＮチャネルFET 20のゲートG へ与えられる事
により、該FET 20のインピーダンスが、入力レベルが大
きいほど小さくなるように制御されて、其の３段縦続の
プリアンプ1の必要とするダイナミックレンジを確保し
ていた。
【０００３】
【発明が解決しようとする課題】然しながら、この図10
の第２の従来例のプリアンプには、次の様な問題点があ
った。図７は、其の図10のプリアンプの出力波形であ
り、図６は其の出力をＮチャネルFET 20のゲートG に供
給しているインピーダンス制御アンプ21の出力波形であ
る。図７の出力波形より、入力電流I の増加に伴って入
力パルス信号"1/0"の "1"のパルス幅が拡っている事が
判る。これは、入力信号"1/0"が大きい時の"0" レベル
付近での増幅利得が高く，"1" レベル付近の増幅利得が
低くなっていて、"0" レベルからの立下りの初めが急激
な変化を示し、"1" レベルからの立上りの初めが緩やか
な変化となる為に、結果として、出力"1" のパルス幅が
拡がり、"1" と"0" とでパルス幅の変動をもたらしてい
た。本発明の目的は、入力のパルス信号"1/0" が増幅さ
れた後に出力パルス"1" の幅が拡がらず、"1" と"0" の
パルス幅が変動しないダイナミックレンジの広いプリア
ンプを実現することにある。
の第２の従来例のプリアンプには、次の様な問題点があ
った。図７は、其の図10のプリアンプの出力波形であ
り、図６は其の出力をＮチャネルFET 20のゲートG に供
給しているインピーダンス制御アンプ21の出力波形であ
る。図７の出力波形より、入力電流I の増加に伴って入
力パルス信号"1/0"の "1"のパルス幅が拡っている事が
判る。これは、入力信号"1/0"が大きい時の"0" レベル
付近での増幅利得が高く，"1" レベル付近の増幅利得が
低くなっていて、"0" レベルからの立下りの初めが急激
な変化を示し、"1" レベルからの立上りの初めが緩やか
な変化となる為に、結果として、出力"1" のパルス幅が
拡がり、"1" と"0" とでパルス幅の変動をもたらしてい
た。本発明の目的は、入力のパルス信号"1/0" が増幅さ
れた後に出力パルス"1" の幅が拡がらず、"1" と"0" の
パルス幅が変動しないダイナミックレンジの広いプリア
ンプを実現することにある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明のプリアンプの基本構成を図１の原理図に示す。入
力のパルス信号"1/0" の"0" レベル付近の増幅利得が高
くなるのを防止する可変インピーダンス回路(20)の出力
信号S20と初段アンプ11の出力信号S11 の和Ａを微増幅
するレベルシフトアンプ(2) と、其のレベルシフトアン
プの出力Ｂのピーク値Ｃを検出して保持するピーク検出
回路(3) と、前記レベルシフトアンプの出力Ｂと該出力
Ｂを前記ピーク検出回路が検出し保持したピーク値Ｃと
を合成する信号合成回路(4) とを具え、該信号合成回路
(4) の合成出力(B+C)を前記可変インピーダンス回路(2
0)に与える事により、入力のパルス信号"1/0" の"0" レ
ベル付近の増幅利得が高くなるのを抑え、プリアンプ1
の出力パルスの幅が"1" と"0" とで変動しないように構
成する。
発明のプリアンプの基本構成を図１の原理図に示す。入
力のパルス信号"1/0" の"0" レベル付近の増幅利得が高
くなるのを防止する可変インピーダンス回路(20)の出力
信号S20と初段アンプ11の出力信号S11 の和Ａを微増幅
するレベルシフトアンプ(2) と、其のレベルシフトアン
プの出力Ｂのピーク値Ｃを検出して保持するピーク検出
回路(3) と、前記レベルシフトアンプの出力Ｂと該出力
Ｂを前記ピーク検出回路が検出し保持したピーク値Ｃと
を合成する信号合成回路(4) とを具え、該信号合成回路
(4) の合成出力(B+C)を前記可変インピーダンス回路(2
0)に与える事により、入力のパルス信号"1/0" の"0" レ
ベル付近の増幅利得が高くなるのを抑え、プリアンプ1
の出力パルスの幅が"1" と"0" とで変動しないように構
成する。
【０００５】
【作用】本発明では、入力のパルス信号"1/0" を増幅す
る複数のアンプ11,12,13から成るプリアンプ１の初段ア
ンプ11の入力と出力の間に在る可変インピーダンス回路
20により, 入力のパルス信号"1/0" の"0" レベル付近の
増幅利得が高くなるのを防止する際に、レベルシフトア
ンプ2 が可変インピーダンス回路20の出力S20 とプリア
ンプ１の初段アンプ11の出力S11 との和Ａを微増幅し、
ピーク検出回路3が該アンプ2 の出力Ｂのピーク値Ｃを
検出して保持する。そして信号合成回路4が、アンプ2の
出力Ｂとピーク検出回路3が検出し保持したピーク値Ｃ
とを合成し、其の合成出力(B+C)を前記可変インピーダ
ンス回路20に与えることにより、入力が"0" レベルでも
可変インピーダンス回路20の抵抗値の増大が抑圧され、
入力のパルス信号"1/0" の"0" のレベル付近の増幅利得
が高くなるのが抑えられ、結果としてプリアンプ１の出
力パルスの幅が、信号の"1" と"0" とで変動しないよう
になる。
る複数のアンプ11,12,13から成るプリアンプ１の初段ア
ンプ11の入力と出力の間に在る可変インピーダンス回路
20により, 入力のパルス信号"1/0" の"0" レベル付近の
増幅利得が高くなるのを防止する際に、レベルシフトア
ンプ2 が可変インピーダンス回路20の出力S20 とプリア
ンプ１の初段アンプ11の出力S11 との和Ａを微増幅し、
ピーク検出回路3が該アンプ2 の出力Ｂのピーク値Ｃを
検出して保持する。そして信号合成回路4が、アンプ2の
出力Ｂとピーク検出回路3が検出し保持したピーク値Ｃ
とを合成し、其の合成出力(B+C)を前記可変インピーダ
ンス回路20に与えることにより、入力が"0" レベルでも
可変インピーダンス回路20の抵抗値の増大が抑圧され、
入力のパルス信号"1/0" の"0" のレベル付近の増幅利得
が高くなるのが抑えられ、結果としてプリアンプ１の出
力パルスの幅が、信号の"1" と"0" とで変動しないよう
になる。
【０００６】
【実施例】図２と図３に本発明の実施例のプリアンプの
構成を示す。図２の第１の実施例は、図１の原理図と同
様に、初段アンプ11の出力S11 と可変インピーダンス素
子20の出力S20 との和Ａを微増幅するアンプ2の出力Ｂ
を検出し其のピーク値Ｃを保持する型であり、図３の第
２の実施例は、最終段アンプ13の出力信号Voutのアンプ
2-2の出力Ｂを検出し其のピーク値Ｃを保持する型であ
る。図２，図３の実施例において、20は電流分流用の可
変インピーダンス素子であるＮチャネル電界効果トラン
ジスタFET であり、2-1,2-2 は夫々、図１の原理図のア
ンプ2 に相当するレベルシフトアンプである。3 は、初
段アンプ11の出力Ａ又は最終段アンプ13の出力Voutを各
レベルシフトアンプ2-1,2-2 で微増幅した出力Ｂのピー
ク値Ｃを検出し保持するピーク検出回路であり、4 はレ
ベルシフトアンプ2-1,2-2 の出力Ｂとピーク検出回路3
の出力Ｃとを合成する為のＮチャネル電界効果トランジ
スタFETで構成された信号合成回路である。なお、図１
の原理図と同様の部分には、同一番号を付してある。図
２の第１の実施例の回路動作を、図４，図５の信号波形
を参照して説明する。可変インピーダンス素子20である
Ｎチャネルの電界効果トランジスタFETの動作により、
入力信号"1/0" の"0" レベル付近の増幅利得を低く抑え
るために、FET 20のゲートG に、初段アンプ11の出力と
の和Ａをレベルシフトアンプ2-1 で微増幅した出力Ｂと
該出力Ｂのピーク値を其の１ビット以内に検出し其れを
保持したピーク出力Ｃとを加えた出力B+C を供給するこ
とによって、"0" レベル付近での FET 20 の抵抗値の増
加を抑圧している。図４にレベルシフトアンプ 2-1の出
力のＢ点の波形と其のピーク値の検出出力Ｃの波形を示
す。図４より、ピーク検出回路3 が確かに１ビット以内
でピーク値を検出し其れを保持している事が確認され
る。然しながら、Ｃ点でピーク値を検出して出力する時
間の以前に、レベルシフトアンプ 2-1の出力Ｂの１ビッ
ト目にピークが生じてしまう問題がある。此の問題を解
決するには、立上りには前記Ｂ点の波形の立上りを利用
し、其れ以降は其のピーク値を保持した出力Ｃを利用す
ることで解決できる。其の波形を作るには、レベルシフ
トアンプ2-1 の出力Ｂと其のピーク検出回路3 の出力Ｃ
とを、Ｎチャネルの電界効果トランジスタFETで構成さ
れた信号合成回路4 によって合成することにより、図５
に示す合成出力波形を得ることが出来る。図６の波形
は、前述の図９の従来例のインピーダンス制御アンプ21
の出力波形である。図５の波形と図６の波形は、両者共
に同一の入力電流I の場合である。図６の従来例の波形
が、入力信号"1/0" の"0" レベル付近で増幅利得が高
く、"1" レベル付近で増幅利得が低いので、出力パルス
の幅が変動して劣化しているのに比べ、図５の本発明の
回路では、"0" レベル付近の増幅利得と"1"レベル付近
の増幅利得が同程度である為に、"0","1" 間での出力パ
ルスの幅の変動が抑えられている事が判る。図７に従来
例のプリアンプの出力波形を示し、図８に本発明のプリ
アンプの出力波形を示す。両者を比較すれば、本発明の
プリアンプの出力波形が改善されている事が判る。
構成を示す。図２の第１の実施例は、図１の原理図と同
様に、初段アンプ11の出力S11 と可変インピーダンス素
子20の出力S20 との和Ａを微増幅するアンプ2の出力Ｂ
を検出し其のピーク値Ｃを保持する型であり、図３の第
２の実施例は、最終段アンプ13の出力信号Voutのアンプ
2-2の出力Ｂを検出し其のピーク値Ｃを保持する型であ
る。図２，図３の実施例において、20は電流分流用の可
変インピーダンス素子であるＮチャネル電界効果トラン
ジスタFET であり、2-1,2-2 は夫々、図１の原理図のア
ンプ2 に相当するレベルシフトアンプである。3 は、初
段アンプ11の出力Ａ又は最終段アンプ13の出力Voutを各
レベルシフトアンプ2-1,2-2 で微増幅した出力Ｂのピー
ク値Ｃを検出し保持するピーク検出回路であり、4 はレ
ベルシフトアンプ2-1,2-2 の出力Ｂとピーク検出回路3
の出力Ｃとを合成する為のＮチャネル電界効果トランジ
スタFETで構成された信号合成回路である。なお、図１
の原理図と同様の部分には、同一番号を付してある。図
２の第１の実施例の回路動作を、図４，図５の信号波形
を参照して説明する。可変インピーダンス素子20である
Ｎチャネルの電界効果トランジスタFETの動作により、
入力信号"1/0" の"0" レベル付近の増幅利得を低く抑え
るために、FET 20のゲートG に、初段アンプ11の出力と
の和Ａをレベルシフトアンプ2-1 で微増幅した出力Ｂと
該出力Ｂのピーク値を其の１ビット以内に検出し其れを
保持したピーク出力Ｃとを加えた出力B+C を供給するこ
とによって、"0" レベル付近での FET 20 の抵抗値の増
加を抑圧している。図４にレベルシフトアンプ 2-1の出
力のＢ点の波形と其のピーク値の検出出力Ｃの波形を示
す。図４より、ピーク検出回路3 が確かに１ビット以内
でピーク値を検出し其れを保持している事が確認され
る。然しながら、Ｃ点でピーク値を検出して出力する時
間の以前に、レベルシフトアンプ 2-1の出力Ｂの１ビッ
ト目にピークが生じてしまう問題がある。此の問題を解
決するには、立上りには前記Ｂ点の波形の立上りを利用
し、其れ以降は其のピーク値を保持した出力Ｃを利用す
ることで解決できる。其の波形を作るには、レベルシフ
トアンプ2-1 の出力Ｂと其のピーク検出回路3 の出力Ｃ
とを、Ｎチャネルの電界効果トランジスタFETで構成さ
れた信号合成回路4 によって合成することにより、図５
に示す合成出力波形を得ることが出来る。図６の波形
は、前述の図９の従来例のインピーダンス制御アンプ21
の出力波形である。図５の波形と図６の波形は、両者共
に同一の入力電流I の場合である。図６の従来例の波形
が、入力信号"1/0" の"0" レベル付近で増幅利得が高
く、"1" レベル付近で増幅利得が低いので、出力パルス
の幅が変動して劣化しているのに比べ、図５の本発明の
回路では、"0" レベル付近の増幅利得と"1"レベル付近
の増幅利得が同程度である為に、"0","1" 間での出力パ
ルスの幅の変動が抑えられている事が判る。図７に従来
例のプリアンプの出力波形を示し、図８に本発明のプリ
アンプの出力波形を示す。両者を比較すれば、本発明の
プリアンプの出力波形が改善されている事が判る。
【０００７】
【発明の効果】以上説明した如く、本発明によれば、多
段構成のプリアンプの初段アンプに並列に設けた可変イ
ンピーダンス素子が動作した時も、従来回路と同様の若
しくは其れ以上の広いダイナミックレンジが確保され
て、出力パルスの幅の変動が生じることの無いプリアン
プを実現する効果が得られる。
段構成のプリアンプの初段アンプに並列に設けた可変イ
ンピーダンス素子が動作した時も、従来回路と同様の若
しくは其れ以上の広いダイナミックレンジが確保され
て、出力パルスの幅の変動が生じることの無いプリアン
プを実現する効果が得られる。
【図１】 本発明のプリアンプの基本構成を示す原理図
【図２】 本発明の第１の実施例のプリアンプの構成図
【図３】 本発明の第２の実施例のプリアンプの構成図
【図４】 本発明の第１の実施例の動作を説明するため
の波形図（その１）
の波形図（その１）
【図５】 本発明の第１の実施例の動作を説明するため
の波形図（その２）
の波形図（その２）
【図６】 従来例のインピーダンス制御アンプ21の出力
の波形図
の波形図
【図７】 従来例のプリアンプの出力の波形図
【図８】 本発明の実施例のプリアンプの出力の波形図
【図９】 従来例の第１のプリアンプの構成図
【図10】 従来例の第２のプリアンプの構成図
１はプリアンプであり, 11,12,13のアンプの縦続構成、
２,2-1,2-2はレベルシフトアンプ、３はピーク検出回
路、４は信号合成回路、20は可変インピーダンス回路で
ある。
２,2-1,2-2はレベルシフトアンプ、３はピーク検出回
路、４は信号合成回路、20は可変インピーダンス回路で
ある。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−306904（ＪＰ，Ａ) 特開 平２−274111（ＪＰ，Ａ) 実開 平４−107939（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 1/40 H03G 3/20 - 3/34
Claims (2)
- 【請求項１】 入力のパルス信号"1/0"を多段増幅した
出力信号(Vout)を抵抗(R)を通し前記入力端に帰還する
多段(11,12,13)構成のプリアンプ(1)の初段アンプ(11)
の入力と其の初段アンプの出力の間に前記抵抗(R) と並
列に可変インピーダンス回路(20)を有するプリアンプに
おいて、該可変インピーダンス回路(20)の出力と初段ア
ンプ(11)の出力との和(A)を微増幅するレベルシフトア
ンプ(2) と、其のレベルシフトアンプの出力(B) のピー
ク値(C)を検出して保持するピーク検出回路(3)と、前記
レベルシフトアンプの出力(B)と前記ピーク検出回路の
出力のピーク値(C) とを合成する信号合成回路(4) とを
具え、該信号合成回路(4) の合成出力(B+C)で前記可変
インピーダンス回路(20)を制御する事により、入力のパ
ルス信号"1/0"の"0" レベル付近の増幅利得を低くし
て、"1","0" 間の出力パルスの幅が変動しないようにし
たことを特徴とするプリアンプ。 - 【請求項２】 入力のパルス信号"1/0"を多段増幅した
出力信号(Vout)を抵抗(R)を通し前記入力端に帰還する
多段(11,12,13)構成のプリアンプ(1)の初段アンプ(11)
の入力と其の初段アンプの出力の間に前記抵抗(R) と並
列に可変インピーダンス回路(20)を有するプリアンプに
おいて、該プリアンプの最終段アンプ(13)の出力信号(V
out)を微増幅するレベルシフトアンプ(2-2)と、其のレ
ベルシフトアンプの出力信号(B) のピーク値(C)を検出
して保持するピーク検出回路( 3)と、前記レベルシフト
アンプの出力信号(B)と前記ピーク検出回路の出力のピ
ーク値(C) とを合成する信号合成回路( 4)とを具え、該
信号合成回路(4) の合成出力(B+C)で前記可変インピー
ダンス回路(20)を制御する事により、入力のパルス信
号"1/0"の"0" レベル付近の増幅利得を低くして、"1","
0" 間の出力パルスの幅が変動しないようにしたことを
特徴とするプリアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181767A JP3049999B2 (ja) | 1993-07-23 | 1993-07-23 | プリアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181767A JP3049999B2 (ja) | 1993-07-23 | 1993-07-23 | プリアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738342A JPH0738342A (ja) | 1995-02-07 |
| JP3049999B2 true JP3049999B2 (ja) | 2000-06-05 |
Family
ID=16106536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181767A Expired - Lifetime JP3049999B2 (ja) | 1993-07-23 | 1993-07-23 | プリアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049999B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304357B1 (en) | 1997-03-13 | 2001-10-16 | Hitachi, Ltd. | Optical receiver |
| JP2000151290A (ja) | 1998-11-05 | 2000-05-30 | Nec Corp | 初段増幅回路 |
| KR100946487B1 (ko) | 2006-03-03 | 2010-03-10 | 미쓰비시덴키 가부시키가이샤 | 광 수신기 |
| WO2008075430A1 (ja) | 2006-12-21 | 2008-06-26 | Mitsubishi Electric Corporation | 光受信器 |
| CN108365837B (zh) * | 2018-02-05 | 2021-11-09 | 中国电子科技集团公司第二十四研究所 | 消除脉冲信号通过隔直电容后基线变化的处理电路及方法 |
-
1993
- 1993-07-23 JP JP5181767A patent/JP3049999B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738342A (ja) | 1995-02-07 |
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