JP3046152B2 - 増幅回路 - Google Patents
増幅回路Info
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- JP3046152B2 JP3046152B2 JP4239704A JP23970492A JP3046152B2 JP 3046152 B2 JP3046152 B2 JP 3046152B2 JP 4239704 A JP4239704 A JP 4239704A JP 23970492 A JP23970492 A JP 23970492A JP 3046152 B2 JP3046152 B2 JP 3046152B2
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Description
【０００１】
【産業上の利用分野】本発明は、光通信システムの受信
回路として使用する増幅回路に係り、特に、光受信回路
の前置増幅器として使用して好適な増幅回路に関する。
回路として使用する増幅回路に係り、特に、光受信回路
の前置増幅器として使用して好適な増幅回路に関する。
【０００２】
【従来の技術】図３は従来技術による光通信システム用
の受信回路における前置増幅器の回路を示す図であり、
以下、図３を参照して従来技術の回路を説明する。図３
において、１は受光素子、２は初段ＦＥＴ、３はドレイ
ン負荷、７は後段ＦＥＴ、８はソース負荷、９は帰還負
荷である。
の受信回路における前置増幅器の回路を示す図であり、
以下、図３を参照して従来技術の回路を説明する。図３
において、１は受光素子、２は初段ＦＥＴ、３はドレイ
ン負荷、７は後段ＦＥＴ、８はソース負荷、９は帰還負
荷である。
【０００３】従来技術による前置増幅器は、図３に示す
ように、ドレインに負荷３が接続されてソース接地され
た初段ＦＥＴ２と、ソースに負荷８が接続されてドレイ
ン接地された後段ＦＥＴ７と、後段出力から初段入力へ
信号を帰還させて負帰還増幅ループを構成する帰還負荷
９とにより構成されている。
ように、ドレインに負荷３が接続されてソース接地され
た初段ＦＥＴ２と、ソースに負荷８が接続されてドレイ
ン接地された後段ＦＥＴ７と、後段出力から初段入力へ
信号を帰還させて負帰還増幅ループを構成する帰還負荷
９とにより構成されている。
【０００４】そして、受光素子１からの光信号の受信信
号は、初段ＦＥＴ２のゲートに入力され、初段ＦＥＴ２
及び後段ＦＥＴ７により増幅され、後段ＦＥＴ７のソー
スより出力される。
号は、初段ＦＥＴ２のゲートに入力され、初段ＦＥＴ２
及び後段ＦＥＴ７により増幅され、後段ＦＥＴ７のソー
スより出力される。
【０００５】なお、この種の増幅回路に関する従来技術
として、例えば、「化合物半導体デバイスII」、今井他
編、工業調査会、第３３頁等に記載された技術が知られ
ている。
として、例えば、「化合物半導体デバイスII」、今井他
編、工業調査会、第３３頁等に記載された技術が知られ
ている。
【０００６】
【発明が解決しようとする課題】光受信回路の前置増幅
器は、一般的に直結形負帰還増幅形式により構成される
が、前述したように、特に、前段及び後段の２つのＦＥ
Ｔにより増幅回路を構成する場合、その開放利得は、初
段ＦＥＴのトランスコンダクタンス（以下ｇｍという）
とドレイン負荷との積で決まり、この積が大きいほど利
得も大きくなる。ところが、ｇｍ、ドレイン負荷を適正
以上に大きくすると、増幅回路の帯域幅が劣化するとい
う問題点を生じる。
器は、一般的に直結形負帰還増幅形式により構成される
が、前述したように、特に、前段及び後段の２つのＦＥ
Ｔにより増幅回路を構成する場合、その開放利得は、初
段ＦＥＴのトランスコンダクタンス（以下ｇｍという）
とドレイン負荷との積で決まり、この積が大きいほど利
得も大きくなる。ところが、ｇｍ、ドレイン負荷を適正
以上に大きくすると、増幅回路の帯域幅が劣化するとい
う問題点を生じる。
【０００７】すなわち、前記従来技術による増幅回路
は、増幅回路の開放利得を充分に大きくすることができ
ず、このために、帯域幅、入力換算雑音等の特性を向上
させることが困難であるという問題点を有することにな
る。
は、増幅回路の開放利得を充分に大きくすることができ
ず、このために、帯域幅、入力換算雑音等の特性を向上
させることが困難であるという問題点を有することにな
る。
【０００８】本発明の目的は、前記従来技術の問題点を
解決し、帯域幅、入力換算雑音等の特性の劣化のない高
性能な光受信回路として使用して好適な増幅回路を提供
することにある。
解決し、帯域幅、入力換算雑音等の特性の劣化のない高
性能な光受信回路として使用して好適な増幅回路を提供
することにある。
【０００９】
【課題を解決するための手段】本発明によれば前記目的
は、前段と後段の２つの増幅素子を有する増幅回路の前
記２つの素子の間に差動増幅器を付加し、これにより、
増幅回路の開放利得を大きくするようにすることにより
達成される。
は、前段と後段の２つの増幅素子を有する増幅回路の前
記２つの素子の間に差動増幅器を付加し、これにより、
増幅回路の開放利得を大きくするようにすることにより
達成される。
【００１０】
【作用】前段及び後段の２つの増幅素子の間に差動増幅
器を付加することにより、増幅素子のｇｍ、ドレイン負
荷等を適正値に保ちながら、増幅回路の開放利得を大き
くすることができる。これにより、本発明は、増幅回路
の帯域幅、入力換算雑音等の特性を向上させることがで
きる。
器を付加することにより、増幅素子のｇｍ、ドレイン負
荷等を適正値に保ちながら、増幅回路の開放利得を大き
くすることができる。これにより、本発明は、増幅回路
の帯域幅、入力換算雑音等の特性を向上させることがで
きる。
【００１１】
【実施例】以下、本発明による増幅回路の一実施例を図
面により詳細に説明する。
面により詳細に説明する。
【００１２】図１は本発明の一実施例の構成を示すブロ
ック図、図２は本発明の一実施例の具体的な回路構成を
示す図である。図１、図２において、４は差動増幅器、
５は平均値検出用抵抗、６は平均値検出用コンデンサ、
１０、１２、１４はレベルシフトダイオード、１１、４
２、４３はＦＥＴ、１３、４４は電流源、４１はドレイ
ン抵抗であり、他の符号は図３の場合と同一である。
ック図、図２は本発明の一実施例の具体的な回路構成を
示す図である。図１、図２において、４は差動増幅器、
５は平均値検出用抵抗、６は平均値検出用コンデンサ、
１０、１２、１４はレベルシフトダイオード、１１、４
２、４３はＦＥＴ、１３、４４は電流源、４１はドレイ
ン抵抗であり、他の符号は図３の場合と同一である。
【００１３】本発明の一実施例は、図１に示すように、
光入力信号を電流信号に変換する受光素子１と、この電
流信号を受けて増幅するソース接地された初段ＦＥＴ２
と、このＦＥＴ２のドレインに接続された負荷３と、こ
のドレインの出力信号を正相入力とする差動増幅器４
と、この差動増幅器４の出力信号電圧の平均値を検出し
逆相入力に帰還する抵抗５及びコンデンサ６と、差動増
幅器４の出力を受けるドレイン接地された後段ＦＥＴ７
と、このＦＥＴ７のソースに接続された負荷８と、ＦＥ
Ｔ２のゲート、ＦＥＴ７のソース間を接続する帰還負荷
９とにより構成されている。
光入力信号を電流信号に変換する受光素子１と、この電
流信号を受けて増幅するソース接地された初段ＦＥＴ２
と、このＦＥＴ２のドレインに接続された負荷３と、こ
のドレインの出力信号を正相入力とする差動増幅器４
と、この差動増幅器４の出力信号電圧の平均値を検出し
逆相入力に帰還する抵抗５及びコンデンサ６と、差動増
幅器４の出力を受けるドレイン接地された後段ＦＥＴ７
と、このＦＥＴ７のソースに接続された負荷８と、ＦＥ
Ｔ２のゲート、ＦＥＴ７のソース間を接続する帰還負荷
９とにより構成されている。
【００１４】そして、受光素子１からの光信号の受信信
号は、初段ＦＥＴ２のゲートに入力され、初段ＦＥＴ
２、差動増幅器４及び後段ＦＥＴ７により増幅され、後
段ＦＥＴ７のソースより出力される。
号は、初段ＦＥＴ２のゲートに入力され、初段ＦＥＴ
２、差動増幅器４及び後段ＦＥＴ７により増幅され、後
段ＦＥＴ７のソースより出力される。
【００１５】図示本発明の一実施例による負帰還増幅回
路の交流開放利得は、ＦＥＴ２のｇｍ、ドレイン負荷
３、差動増幅器４の電圧利得（以下、βという）の３つ
の積によりほぼ決定される。従って、本発明の一実施例
は、βを大きくすれば、ＦＥＴのｇｍ、ドレイン負荷３
を適正以上に大きくする必要なく、交流開放利得を充分
な大きさとすることができる。
路の交流開放利得は、ＦＥＴ２のｇｍ、ドレイン負荷
３、差動増幅器４の電圧利得（以下、βという）の３つ
の積によりほぼ決定される。従って、本発明の一実施例
は、βを大きくすれば、ＦＥＴのｇｍ、ドレイン負荷３
を適正以上に大きくする必要なく、交流開放利得を充分
な大きさとすることができる。
【００１６】また、本発明の一実施例は、差動増幅器４
の出力の平均値を検出し、逆相入力に返しているので、
オフセット補償が掛けられていることになり、これによ
り、差動増幅器４の正相入力電圧と出力電圧の平均値と
を、常時ほぼ等しくすることができるので、増幅回路の
安定化を損なうことなく、全段を直流結合して構成する
ことが可能となる。
の出力の平均値を検出し、逆相入力に返しているので、
オフセット補償が掛けられていることになり、これによ
り、差動増幅器４の正相入力電圧と出力電圧の平均値と
を、常時ほぼ等しくすることができるので、増幅回路の
安定化を損なうことなく、全段を直流結合して構成する
ことが可能となる。
【００１７】本発明の一実施例は、前記のような構成を
備えることにより、帯域幅、入力換算雑音等の特性の向
上を図ることができる。
備えることにより、帯域幅、入力換算雑音等の特性の向
上を図ることができる。
【００１８】次に、図１に示した本発明の一実施例の具
体的な回路構成を図２により説明する。
体的な回路構成を図２により説明する。
【００１９】図２において、初段ＦＥＴ２のソースに
は、レベルシフトダイオード１０が接続され、ＦＥＴ２
のゲート・ソース電圧が適正値に保持されている。初段
ＦＥＴ２と差動増幅器４との間には、ソースフォロワと
してのＦＥＴ１１、ダイオード１２及び電流源１３が追
加されており、差動増幅器４の入力ダイナミックレンジ
を大きくしている。
は、レベルシフトダイオード１０が接続され、ＦＥＴ２
のゲート・ソース電圧が適正値に保持されている。初段
ＦＥＴ２と差動増幅器４との間には、ソースフォロワと
してのＦＥＴ１１、ダイオード１２及び電流源１３が追
加されており、差動増幅器４の入力ダイナミックレンジ
を大きくしている。
【００２０】差動増幅器４は、ソースが相互に結合され
た２つのＦＥＴ４２、４３と、ドレイン抵抗４１と、電
流源４４とにより構成される。また、後段ＦＥＴ７のソ
ースには、レベルシフトダイオード１４が接続されてお
り、これにより、本発明の一実施例は、本発明の一実施
例を構成する負帰還増幅器の帯域幅等の諸特性を向上さ
せることができ、さらに、入力ダイナミックレンジを拡
大させることができると共に、低い電源電圧で動作させ
ることが可能となり、特に、集積化する場合に有効であ
る。
た２つのＦＥＴ４２、４３と、ドレイン抵抗４１と、電
流源４４とにより構成される。また、後段ＦＥＴ７のソ
ースには、レベルシフトダイオード１４が接続されてお
り、これにより、本発明の一実施例は、本発明の一実施
例を構成する負帰還増幅器の帯域幅等の諸特性を向上さ
せることができ、さらに、入力ダイナミックレンジを拡
大させることができると共に、低い電源電圧で動作させ
ることが可能となり、特に、集積化する場合に有効であ
る。
【００２１】前述した本発明の一実施例は、増幅素子と
してＦＥＴを使用して構成したとして説明したが、本発
明は、バイポーラトランジスタを増幅素子として使用し
て構成することもでき、この場合にも同様な効果を得る
ことができる。また、本発明の一実施例は、トランスイ
ンピーダンス型増幅器を例として説明したが、本発明
は、一般的なオペアンプ、コンパレータ等により、負帰
還増幅形式を採用して構成することができ、この場合、
負帰還ループ内に差動増幅器を追加することが有効であ
る。
してＦＥＴを使用して構成したとして説明したが、本発
明は、バイポーラトランジスタを増幅素子として使用し
て構成することもでき、この場合にも同様な効果を得る
ことができる。また、本発明の一実施例は、トランスイ
ンピーダンス型増幅器を例として説明したが、本発明
は、一般的なオペアンプ、コンパレータ等により、負帰
還増幅形式を採用して構成することができ、この場合、
負帰還ループ内に差動増幅器を追加することが有効であ
る。
【００２２】また、前述した本発明の一実施例は、光受
信信号を増幅するものとして説明したが、本発明は、一
般の微小信号の増幅のために使用することも可能であ
る。
信信号を増幅するものとして説明したが、本発明は、一
般の微小信号の増幅のために使用することも可能であ
る。
【００２３】
【発明の効果】以上説明したように本発明によれば、増
幅回路の開放利得を大きくすることができるので、帯域
幅、入力換算雑音等の特性の向上を図ることができる。
幅回路の開放利得を大きくすることができるので、帯域
幅、入力換算雑音等の特性の向上を図ることができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の具体的な回路構成を示す図
である。
である。
【図３】従来技術の一例の回路構成を示す図である。
１ 受光素子 ２ 初段ＦＥＴ ３ ドレイン負荷 ４ 差動増幅器 ５ 平均値検出用抵抗 ６ 平均値検出用コンデンサ ７ 後段ＦＥＴ ８ ソース負荷 ９ 帰還負荷
フロントページの続き (72)発明者 丸山 誠 神奈川県横浜市戸塚区戸塚町216番地 株式会社 日立製作所 情報通信事業部 内 (56)参考文献 特開 昭48−95755（ＪＰ，Ａ) 特開 昭60−109309（ＪＰ，Ａ) 特表 昭59−500844（ＪＰ，Ａ) 『化合物半導体デバイス［▲ＩＩ▼ ］』今井哲二，生駒俊明，佐藤安夫，藤 本正友（昭和60年１月10日発行）工業調 査会、第33頁 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/30 - 1/40 H03F 3/00 - 3/195 H04B 10/00 - 10/28
Claims (4)
- 【請求項１】 入力信号を増幅する初段増幅素子と、信
号を出力する後段増幅素子と、後段増幅素子の信号出力
を前段増幅素子の信号入力に負帰還する帰還路とを備え
た増幅回路において、前記初段増幅素子と後段増幅素子
との間に、出力の平均値を検出して逆相に入力する形式
の差動増幅器を設けたことを特徴とする増幅回路。 - 【請求項２】 前記初段増幅素子と後段増幅素子とは、
電界効果トランジスタであることを特徴とする請求項１
記載の増幅回路。 - 【請求項３】 前記初段増幅素子と後段増幅素子とは、
バイポーラトランジスタであることを特徴とする請求項
１記載の増幅回路。 - 【請求項４】 前記初段増幅素子と後段増幅素子と差動
増幅器とが直流結合されていることを特徴とする請求項
１、２または３記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239704A JP3046152B2 (ja) | 1992-09-08 | 1992-09-08 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239704A JP3046152B2 (ja) | 1992-09-08 | 1992-09-08 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690121A JPH0690121A (ja) | 1994-03-29 |
| JP3046152B2 true JP3046152B2 (ja) | 2000-05-29 |
Family
ID=17048684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239704A Expired - Fee Related JP3046152B2 (ja) | 1992-09-08 | 1992-09-08 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3046152B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4573602B2 (ja) * | 2004-08-26 | 2010-11-04 | 三洋電機株式会社 | 増幅装置 |
| KR100906244B1 (ko) * | 2007-08-28 | 2009-07-07 | 전자부품연구원 | 알에프 증폭기 및 증폭 방법 |
-
1992
- 1992-09-08 JP JP4239704A patent/JP3046152B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 『化合物半導体デバイス［▲ＩＩ▼］』今井哲二，生駒俊明，佐藤安夫，藤本正友（昭和６０年１月１０日発行）工業調査会、第３３頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690121A (ja) | 1994-03-29 |
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Legal Events
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