KR970013821A - 고이득 증폭 회로(high-gain amplifier circuit) - Google Patents

Abstract

본 발명은 전원이 턴 온된 후 신속히 정상 동작을 개시할 수 있는 고이득 증폭 회로에 관한 것이다. 이 회로는 제1 내지 제n 단에 있는 종속 접속된 제1 내지 제n 차동 증폭기, 제1 입력 신호가 인가되는 제1 입력단, 제2입력 신호가 도출되는 인가되는 제2 입력단, 제1 출력 신호가 도출되는 제1 출력단, 제2 출력 신호가 도출되는 제2 출력단, 및 제1 및 제2 출력 신호들이 인가되고, 제1 및 제2 출력 신호들의 바이어스 성분들 간의 오프셋에 상응하는 출력 전류를 발생시키는 전압/전류 변환기를 포함한다. 이 전압/전류 변환기의 출력 전류는 제1 단에 있는 제1 차동 증폭기로 궤환되어, 제1 및 제2 출력 신호들의 바이오스 성분들 간의 오프셋을 소거한다. 이 회로는 선택 호출 무선 수신기에서의 수신 신호의 전폭을 제한하는 진폭 제한기에 적용될 수 있다.

Description

고이득 증폭 회로(HIGH-GAIN AMPLIFIER CIRCUIT)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

도1은 종래의 진폭 제한 회로의 개략적인 회로도,

도2A는 도1의 종래의 진폭 제한 회로의 구동 전압의 변화를 보여주는 시간 도표,

도2B는 커패시터 충전 회로가 제공되지 않은, 도1의 종래의 진폭 제한 회로의 정상(正相) 출력 전압 V_OUT1을 보여주는 시간 도표,

도2C는 커패시터 충전 회로가 제공되지 않은, 도1의 종래의 진폭제한 회로의 정상출력 전압 V_OUT1의 바이어스 성분 V_BIAS1을 보여주는 시간 도표,

도2D는 커패시터 충전 회로가 제공된, 도1의 종래의 진폭 제한 회로의 정상 출력전압 V_OUT1을 보여주는 시간 도포,

도2E는 커패시터 충전 회로가 제공된, 도1의 종래의 진폭 제한 회로의 정상 출력 전압 V_OUT1의 바이어스 성분 V_BIAS1을 보여주는 시간 도표,

도3은 본 발명의 실시예에 따른 진폭 제한 회로의 개략적인 회로도,

도4는 본 발명의 실시예에 따른 진폭 제한 회로의 상세 회로도.

도5A는 본 발명의 실시예에 따른 진폭 제한 회로의 정상 출력 전압 V_OUT1을 보여주는 시간 도포,

도5B는 본 발명의 실시예에 따른 진폭 제한 회로의 정상 출력 전압 V_OUT1의 바이어스 성분 V_BIAS1을 보여주는 시간 도표.

Claims (5)

1. n이 1보다 큰 정수인, 제1 단 내지 제n 단에 있는 종속 접속된 제1 내지 제n 차동 증폭기, 제1 입력 신호가 인가되는 제1 입력단, 제2 입력 신호가 인가되는 제2 입력단, 각각 상기 제1 입력단 및 상기 제2 입력단을 통하여 상기 제1 단에 있는 상기 제1 차동 증폭기로 입력되는 제1 입력 신호 및 상기 제2 입력 신호, 제1 출력 신호가 도출되는 제1 출력단, 제2 출력 신호가 도출되는 제2 출력단, 각각 상기 제1 출력단 및 상기 제2 출력단을 통하여 상기 제n 단에 있는 상기 제n 차동 증폭기로부터 출력되는 상기 제1 출력 신호 및 상기 제2 출력 신호, 상기 제1 출력 신호 및 상기 제2 출력 신호가 인가되고, 상기 제1 출력 신호 및 상기 제2 출력 신호의 바이어스 성분들 간의 오프셋에 상응하는 출력 전류를 발생시키는 전압/전류 변환기, 및 상기 제1 단에 있는 상기 제1 차동 증폭기로 궤환되어, 상기 제1 출력 신호 및 상기 제2 출력 신호의 상기 바이어스 성분들 간의 상기 오프셋을 소거하는 상기 전압/전류 변환기의 상기 출력 전류를 포함하는 것을 특징으로 하는 고이득 증폭 회로.
2. 제1항에 있어서, 제1 저항, 제2 저항 및 커패시터를 가지는 저역 필터를 더 포함하고, 상기 전압/전류 변환기는 상기 제1 출력 신호가 인가되는 제1 입력단 및 상기 제2 출력 신호가 인가되는 제2 입력단을 가지고, 상기 제1출력 신호는 상기 제1 저항을 통하여 상기 전압/전류 변환기의 상기 제1 입력단으로 입력되고, 상기 제2 출력 신호는 상기 제2 저항을 통하여 상기 전압/전류 변환기의 상기 제2 입력단으로 입력되고, 상기 커패시터는 상기 전압/전류 변환기의 상기 제1 입력단과 상기 제2 입력단을 링크하도록 연결되는 것을 특징으로 하는 고이득 증폭 회로.
3. 제1항에 있어서, 상기 전압/전류 변환기는 이미터들이 서로 연결된 제1 및 제2 트랜지스터 쌍 및 상기 트랜지스터 쌍을 구동하는 정전류원을 포함하고, 상기 전압/전류 변환기의 상기 출력 전류는 상기 제1 및 제2 트랜지스터들 중 하나의 컬렉터로부터 빼내는 것을 특징으로 하는 고이득 증폭 회로.
4. 제1항에 있어서, 상기 제1 출력 신호 및 상기 제2 출력 신호 각각은 그 피크 값이 전원 전압과 같은 제한된 진폭을 가지는 것을 특징으로 하는 고이득 증폭 회로.
5. 제1항에 있어서, 상기 제1 입력 신호 및 상기 제2 입력 신호 중 하나는 선택 호출무선 수신기의 수신 신호인 것을 특징으로 하는 고이득 증폭 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.