JP5456971B2 - 列バッファ、ｃｍｏｓ画像センサ及びデジタルビデオカメラ - Google Patents

Description

本発明は、自動利得選択回路に関し、詳しくは、ＣＭＯＳ画像センサ用の自動利得選択を行う列増幅器を用いた列バッファ、ＣＭＯＳ画像センサ及びデジタルビデオカメラに関する。

弱光感度が改善されたＣＭＯＳ画像センサを設計するためには、優れた低雑音特性が要求される。各画素で直接発生する雑音以外に、後続する全てのアナログ処理段における雑音の影響も、同様に考慮しなければならない。これらのシステム雑音源の影響を最小にするためには、画像センサ内で各画素センサ信号をできるだけ早期に増幅することが有効である。増幅を早期に行うことにより、信号は増幅されるが、増幅段よりも後の構成部品の雑音は増幅されないので、信号対雑音比（ＳＮＲ）は向上する。しかしながら、信号増幅によって、増幅された大信号が、センサのダイナミックレンジを超えてしまう可能性があるという問題がある。換言すれば、信号増幅によって、システムの全体的なダイナミックレンジが減少する。

この問題を解決する１つの試みとして、エス・カワヒト（S.Kawahito）等による論文「A Column-Based Pixel-Gain-Adaptive CMOS Image Sensor for Low-Light Level Imaging, Proc.of IEEE International Solid-State Circuits Conference (ISSCC), 2003, San Francisco, Volume 46, Page 224」が開示されている。図１に示すように、比較器は、画素信号を増幅するか否かを判定するために、画素信号を基準信号と直接比較する。画素信号が所定の閾値以下の場合、画素信号は増幅され、その他の場合、画素信号は増幅されない。しかしながら、画像センサには、画素毎に多くの不均一性（non-uniformities）があり、増幅を行うか否かを決定するための適切な閾値を選択することは困難であり、あるいは各画素毎に固有の閾値が必要である。

したがって、本発明の目的は、増幅を行うか否かの決定が画素の不均一性に影響されることなく、画像センサの画素信号を選択的に増幅することができる列バッファ、ＣＭＯＳ画像センサ及びデジタルビデオカメラを提供することである。

本発明は、複数のアクティブ画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファを提供する。一実施の形態においては、比較器は、増幅された列バッファ出力信号と、基準電圧とを比較する。比較器の出力は、比較の結果に基づいて、相関二重サンプリングを行う増幅器の利得を制御する。初期的には、高い列バッファ利得を選択する。小さい信号に対しては、列バッファの出力は、基準電圧を下回り、出力信号は、システムのダイナミックレンジ内に収まる。より大きい信号に対しては、列バッファの出力は、基準電圧（及びシステムのダイナミックレンジ）を超え、したがって、比較器の出力は低利得設定を選択するように状態を切り換える。

比較器出力の切換によって、増幅信号が許容動作範囲内に再び入るように、列バッファの利得が低下される。必要に応じて、この処理は、複数の利得ステップ（すなわち、高利得、中利得、低利得）によって繰り返すことができる。また、幾つかの比較器及び基準電圧を同時に使用して、最適な利得を決定するようにしてもよい。本発明の構成によって、信号は、常に、使用可能な最大利得で増幅され、これによって、他のシステム構成部品からの雑音の影響が低減される。

更に、比較器は、ダウンストリーム処理ブロックにおいて、対応する画素出力信号のためにどの利得設定が使用されたかを特定するために用いられる範囲出力信号を出力する。例えば、ラインドライバ、プログラマブル利得増幅器及びアナログ／デジタル変換器等の他のアナログの段による更なる処理の後に、デジタル補正段は、比較器からの範囲出力信号による指示に基づいて、増幅された信号を減衰する。

以下、当業者が発明を実施及び利用できるように、及び本発明者が、本発明を実施するために最良と考える実施の形態を用いて本発明を説明する。なお、当業者にとっては、様々な変形例が明らかである。これらの変形例、等価物、代替物は、全て、本発明の思想及び範囲内に含まれる。

ＣＭＯＳ画像センサは、通常、行及び列に配列された複数の画素を備える。例えば、典型的なＨＤＴＶビデオアプリケーションでは、センサは、１９２０個の列と、１０８０個の行とを備える。センサは、通常、画素からの信号を列毎に読み出す。各列は、各画素からの小さいアナログ信号を増幅する列バッファを備えていてもよい。本発明は、列バッファにおいて、自動利得選択を直接行うことによって、マルチ利得増幅を行う。列バッファは、画素の後の最初のアナログ段であるので、増幅による利益は最大である。すなわち、後続の全ての回路における雑音の影響は低減される。本明細書では、列毎に画素信号を読み出す実施の形態を用いて本発明を説明するが、本発明は、行毎に画素信号を読み出す方式、あるいは幾つかの列の信号を１つの列バッファ増幅器回路に多重化する方式にも同様に適用することができる。

図２に示すように、画素からの各信号を増幅するために１つの高利得増幅器を用いる場合、出力信号がシステムの飽和限界に早期に達するので、システムのダイナミックレンジは、大幅に減少する。したがって、グラフ上の点Ｓ未満の小信号は、高利得で増幅するが、点Ｓ以上の信号は、低利得で増幅、又は増幅しないことが望ましい。信号が他のアナログのシステム構成部品によって処理された後、アナログ信号をデジタル化し、デジタル減衰段において、図３のグラフに示すように、前に増幅された小信号を元の範囲に「マッピング」してもよい。

図４は、デジタルビデオアプリケーション、例えばＨＤＴＶビデオカメラに用いることができる本発明の一実施の形態に基づく信号処理ブロックを示している。列バッファ３２は、画素信号３０を読み出し、画素信号３０を利得係数「Ａ」で増幅する。本発明では、増幅信号が所定の閾値未満の場合、増幅信号は、ラインドライバ３４に供給される。なお、増幅信号が所定の閾値以上の場合、増幅されていない信号がラインドライバ３４に供給される。あるいは、高利得による増幅によって、増幅信号が所定の閾値以上となる場合、信号を低利得で増幅してもよい。実際には、異なる閾値レベルを有する複数の異なる利得「レベル」を設けてもよい。

次に、プログラマブル利得増幅器（programmable gain amplifier：以下、ＰＧＡという。）３６は、全体的な照明状態及びシステムパラメータ（over-all light conditions and system parameters）によって、信号を更に増幅する。そして、アナログ／デジタル変換器（以下、Ａ／Ｄ変換器という。）３８は、アナログ信号をデジタル信号に変換する。なお、信号は列バッファ３２において利得係数Ａで増幅されているので、ラインドライバ３４、ＰＧＡ３６及びＡ／Ｄ変換器３８における雑音の影響は、１／Ａに低減される。そして、デジタル補正段４０は、増幅信号を利得係数１／Ａで減衰する。このように、本発明は、システムのダイナミックレンジに悪影響を与えることなく、小信号に対するアナログ処理ブロックの雑音の影響を低減する。

この実施の形態では、システムの全雑音は、以下のように表される。

列バッファ３２で利得係数Ａを適用することによって、式１は、以下のようになる。

このように、ラインドライバ３４、ＰＧＡ３６、Ａ／Ｄ変換器３８及びクロストークによる雑音の影響は、１／Ａに低減され、ＳＮＲ（Ｖ_ｏｕｔ／√ｖ_２）は向上する。

各列バッファ３２に設けられる自動利得選択回路５０のハイレベルの回路図を図５に示す。比較器５４は、列バッファ５２の増幅出力信号を基準電圧Ｖ_ｒｅｆと比較する。比較器５４の出力は、比較の結果に基づいて、増幅器５２の利得を制御する。自動利得選択回路５０の基本動作は、以下の通りである。まず最初に、高い列バッファ利得を選択する。小信号に対する列バッファ５２の出力は、基準電圧Ｖ_ｒｅｆ 未満にとどまり、出力信号は、システムのダイナミックレンジ内にとどまる。より大きい信号に対する列バッファ出力が、基準電圧Ｖ_ｒｅｆを超える（そして、出力信号がシステムのダイナミックレンジを超える）と、それによって、比較器５４の出力は、状態を切り換える。この実施の形態では、増幅器は、デュアル利得増幅器である。小信号は高利得で増幅され、一方、基準電圧Ｖ_ｒｅｆ 以上の信号は、１以下の利得（unity or low-gain）で増幅される。

比較器５４の出力の切換によって、増幅信号が許容動作範囲内に再び入るように、列バッファ５２の利得が低下される。必要に応じて、この処理は、複数の利得ステップ（すなわち、高利得、中利得、低利得）によって繰り返すことができる。また、幾つかの比較器及び基準電圧を同時に使用して、最適な利得を決定するようにしてもよい。本発明の構成によって、信号は、常に、使用可能な最大利得で増幅され、これによって、他のシステム構成部品からの雑音の影響が低減される。

なお、図１を参照して上述したエス・カワヒト（S.Kawahito）等の手法とは異なり、比較器５４は、画素信号Ｖ_{ｐｉｘｅｌ}を、直接基準電圧Ｖ _ｒｅｆ と比較するのではなく、これに代えて、列バッファ５２の増幅信号を、基準電圧Ｖ_ｒｅｆと比較する。この構成は、図１に示す回路に対して、２つの優れた効果を奏する。

１．信号は既に「相関二重サンプリング」されているので、画素の不均一性は、殆ど除去されている。したがって、比較器５４における判定は、各画素上の実際の蓄積信号電荷に基づいており、画素毎のばらつき（variations）には基づかない。

２．比較は、高利得増幅の後に実行されるので、感度対基準電圧の誤差（sensitivity versus inaccuracies of the reference voltage）、あるいは比較器５４のオフセットは、大幅に低減される。比較器５４のオフセットは、一次効果に対しては無視できるが、オフセットを小さくすることは、後のデータ再構成処理における二次効果（second order effects）を低減し、また、ある利得領域から次の利得領域への切換点における列の不均一性を回避することに役に立つ。

スイッチトキャパシタを実装した自動利得選択回路のより詳細な回路図を図６に示す。デュアル利得増幅回路６０の好ましい部品の値として、ここでは、利得係数２及び利得係数８を用いる。換言すれば、基準電圧Ｖ_ｒｅｆ 未満の小信号は、８倍に増幅され、基準電圧Ｖ_ｒｅｆ 以上のより大きい信号は、２倍に増幅される。高利得は、［１＋Ｃ３／Ｃ４］によって設定され、低利得は、［１＋Ｃ１／Ｃ２］によって設定される。また、このデュアル利得増幅回路６０は、Ｃ０（Ｖ_{ｒｅｓｅｔ}−Ｖ_{ｐｉｘｅｌ}）で相関二重サンプリングを実行する。このデュアル利得増幅回路６０の公称電源電圧は、３．３ボルトである。

増幅器６２と比較器６４とは、フォールデッドカスコード構成（folded cascode architecture）を用いた演算増幅器として実現することができる。デジタル補正段４０（図４）において、どの信号を減衰する必要があるかを示すために、比較器６４は、「範囲外（Range Out）」フラグを生成する。２つだけの利得設定を有するシステムでは、この範囲外フラグは、１ビットとすることができる。処理する各画素信号に対して、デジタル補正段４０は、範囲外フラグを調べ、信号を減衰する必要があるかを判定する。３つ以上の利得設定を行う場合には、範囲外フラグは、必要に応じて、複数のビットから構成され、このような実施の形態では、デジタル補正段４０は、複数のレベルの利得に対応して、異なるレベルの信号減衰を行うことができる。

図６のデュアル利得増幅回路６０は、図７に示す構成によって更に性能が向上する。この構成のデュアル利得増幅回路６０では、増幅器６２の出力信号は、コンデンサＣ_{ｓｔｏｒｅ} に保存され、比較器６４の出力は、ラッチＤにラッチされる。これにより、増幅器６２からの電流信号が、トライステートバッファ７６によってバスライン７２上を伝送されるのを待っており、比較器６４の出力がトライステートバッファ７８によってバスライン７４上を伝送されるのを待っている間に、次の画素信号を読み出すことができる。

図８は、本発明が好適に適用されるデジタルビデオカメラのハイレベルのブロック図である。以下、各ブロックについて簡潔に説明する。

ＣＭＯＳ撮像ＳｏＣ機能：デジタルビデオカメラは、撮像アレイと、相関二重サンプリング／自動利得制御／Ａ／Ｄ変換器（以下、ＣＤＳ／ＡＧＣ／Ａ／Ｄ変換器いう。）と、センサドライブと、タイミング発生器と、ＨＤエンコーダと、ＮＴＳＣエンコーダと、ビデオドライブと、多くの場合、システムオンチップのＣＭＯＳ画像センサ内に集積化されているデジタルシグナルプロセッサ（digital signal processor：以下、ＤＳＰという。）の一部とを備える。

画像センサ：固体カメラは、ｐｉｎフォトダイオードからなる数百万の画素を有する指の爪サイズのシリコンチップ（fingernail-sized silicon chip）である画像センサを用いる。

ＣＤＳ／ＡＧＣ／Ａ／Ｄ変換器：アナログ撮像アレイを用いた、例えばＣＣＤセンサ及び幾つかのＣＭＯＳセンサは、画像センサからのアナログビデオを、相関二重サンプリング（correlated double sampling：ＣＤＳ）を用いて処理して、ランダム雑音を減少させ、自動利得制御（ＡＧＣ）を行って、Ａ／Ｄ変換器により変換できるように信号をスケーリングし、最終的に、アナログビデオをデジタル化し（Ａ／Ｄ変換し）、デジタル表現を生成する。

ＤＳＰ／ＤＭＰ：デジタルシグナルプロセッサ（ＤＳＰ）又はデジタルメディアプロセッサ（digital media processor：ＤＭＰ）は、デジタルビデオ信号に対して、色再生、デジタル圧縮、雑音除去等を含む様々な信号処理機能を実行する。

電源／管理：ライン電源又はバッテリからカメラに電力を供給し、管理する。

センサドライブ：このブロックは、ＣＣＤベースの画像センサを動作させるために必要な全ての電圧及びクロック波形を供給する。ＣＭＯＳ画像センサは、通常、このブロックをセンサ内に組み込んでおり、場合によっては、センサを動作させるために必要な全てのブロックを含んでいる。

タイミング発生器：様々なカメラブロックを動作させるために必要な全てのタイミング信号及びクロック信号を供給する。

ＨＤエンコーダ：ＤＳＰからのビデオ信号を、高精細テレビジョンに映像を表示するために必要な標準のＳＭＰＴＥフォーマットにエンコードする。

ＮＴＳＣエンコーダ：ＤＳＰからのビデオ信号を、標準のテレビジョンに映像を表示するために必要なＮＴＳＣフォーマットにエンコードする。

ビデオドライブ：ビデオ信号を、テレビジョンの表示に必要なレベルに増幅する。

ＤＶＩエンコーダ：ビデオ信号を、最新のデジタルテレビジョン及びパーソナルコンピュータで用いられている標準のＤＶＩフォーマットにシリアル化する。

ＥＥＰＲＯＭ：カメラの設定及び様々な情報を非破壊的に保存するカメラメモリ。

オーディオコーデック：マイクロホンからの生の音声信号を含む様々なオーディオ信号をデジタル化し、圧縮し、伸長する。

オーディオ増幅器：スピーカを駆動するために、オーディオ信号を増幅する。

ＭＣＵ：主制御ユニット（master control unit）は、ユーザからの入力及びシーン情報に基づいて、カメラ及びレンズを制御する。動作状態を液晶モニタに表示する。

ズームレンズ操作子：ユーザ入力に基づいて、レンズの倍率を制御する。

ボタン：ユーザ入力に基づいて、カメラの設定を制御する。

モータドライバ：ＭＣＵによって供給される情報に基づいて、フォーカス及びズームを制御する。

モータ：レンズモータは、レンズのフォーカス及び倍率を適切に調整する。

赤外線リモート受信機：赤外線受信機は、カメラ動作を適切に調整するために、遠隔制御ユニットからのユーザ設定情報をＭＣＵに供給する。

発明の範囲及び精神から逸脱することなく、上述した好ましい実施の形態に様々な変更及び修正を加えて構成できることは、当業者にとって明らかである。本発明は、特許請求の範囲から逸脱することなく、本明細書に特別に開示した形態以外の形態でも実施できることは明らかである。

従来の回路の回路図である。 利得によって、ダイナミックレンジが制限される原理を説明するグラフである。 本発明によって、増幅信号を、処理の後半においてデジタル的に減衰させ、画像センサのダイナミックレンジの制限を回避する手法を説明するグラフである。 本発明のシステム構成のブロック図である。 本発明に基づく自動利得選択回路の簡易な回路図である。 本発明に基づく自動選択回路の一実施の形態のより詳細な回路図である。 サンプルアンドホールド段を有する本発明に基づく自動選択回路の回路図である。 本発明を効果的に適用することができるデジタルビデオカメラのブロック図である。

Claims (19)

1. 複数のアクティブ画素を有するＣＭＯＳ画像センサ内で自動利得制御を行う列バッファにおいて、
   少なくとも１つの画素に接続され、相関二重サンプリングを行う増幅器と、
   基準電圧を供給する基準電圧供給源と、
   上記基準電圧供給源と、上記増幅器の出力とに接続された比較器とを備え、
   上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力することを特徴とする列バッファ。
2. 上記第１の利得レベルは、高利得レベルであり、上記第２の利得レベルは、低利得レベルであることを特徴とする請求項１記載の列バッファ。
3. 上記低利得レベルは、１であることを特徴とする請求項２記載の列バッファ。
4. 上記増幅器は、フォールデッドカスコード構成を有する演算増幅器であることを特徴とする請求項２記載の列バッファ。
5. 上記比較器は、フォールデッドカスコード構成を有する演算増幅器であることを特徴とする請求項４記載の列バッファ。
6. 上記増幅器の入力に接続された画素電荷蓄積コンデンサを更に備える請求項２記載の列バッファ。
7. 上記増幅器の入力に接続され、該増幅器の利得レベルを設定するスイッチトキャパシタ回路を更に備える請求項６記載の列バッファ。
8. 上記比較器は、当該比較器によって設定された利得レベルに対応する利得範囲出力信号を出力することを特徴とする請求項７記載の列バッファ。
9. 上記増幅器の出力を保存する出力蓄積コンデンサを更に備える請求項８記載の列バッファ。
10. 上記利得範囲出力信号をラッチするラッチを更に備える請求項９記載の列バッファ。
11. 行及び列に配列された複数のアクティブ画素を有するＣＭＯＳ画像センサにおいて、
    上記画素の各列に関連し、列バスを介して該画素に接続された列バッファを備え、
    上記列バッファは、
    上記列バスに接続され、相関二重サンプリングを行う増幅器と、
    基準電圧を供給する基準電圧供給源と、
    上記基準電圧供給源と、上記増幅器の出力とに接続され、利得範囲出力信号を出力する比較器とを備え、
    上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力することを特徴とするＣＭＯＳ画像センサ。
12. 上記増幅器は、その出力信号と、複数の基準電圧との比較に基づいて設定される複数の利得レベルを有することを特徴とする請求項１１記載のＣＭＯＳ画像センサ。
13. 上記列バッファの出力に接続されたラインドライバと、
    プログラマブル利得増幅器と、
    アナログ／デジタル変換器とを更に備える請求項１１記載のＣＭＯＳ画像センサ。
14. 上記アナログ／デジタル変換器に接続され、上記増幅された信号を減衰するデジタル補正段を更に備える請求項１３記載のＣＭＯＳ画像センサ。
15. 行及び列に配列された複数のアクティブ画素センサを有するＣＭＯＳ画像センサを備え、
    上記ＣＭＯＳ画像センサは、
    上記画素の各列に関連し、列バスを介して該画素に接続された列バッファを備え、
    上記列バッファは、
    上記列バスに接続され、相関二重サンプリングを行う増幅器と、
    基準電圧を供給する基準電圧供給源と、
    上記基準電圧供給源と、上記増幅器の出力とに接続され、利得範囲出力信号を出力する比較器と、
    上記増幅器の出力に接続されたアナログ／デジタル変換器と、
    上記アナログ／デジタル変換器に接続され、上記増幅された信号を減衰するデジタル補正段とを備え、
    上記増幅器は、まず最初に第１の利得レベルに設定されて、上記画素からの信号を増幅し、上記比較器による比較が実行され、該増幅器は、当該増幅器の出力が上記基準電圧未満の場合、該第１の利得レベルにおける信号を出力し、当該増幅器の出力が該基準電圧以上の場合、第２の利得レベルに設定されて、該第２の利得レベルにおける信号を出力することを特徴とするデジタルビデオカメラ。
16. 上記列バッファと上記アナログ／デジタル変換器との間に接続されたラインドライバを更に備える請求項１５記載のデジタルビデオカメラ。
17. 上記ラインドライバと上記アナログ／デジタル変換器との間に接続されたプログラマブル利得増幅器を更に備える請求項１６記載のデジタルビデオカメラ。
18. 上記列バスに接続された増幅器は、複数の利得レベルを有することを特徴とする請求項１７記載のデジタルビデオカメラ。
19. 上記列バッファは、複数の列に亘って接続されており、各列からの出力は、該列バッファ上に多重化されることを特徴とする請求項１８記載のデジタルビデオカメラ。

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