JP4689024B2 - A/d変換装置および固体撮像装置 - Google Patents
A/d変換装置および固体撮像装置 Download PDFInfo
- Publication number
- JP4689024B2 JP4689024B2 JP2000312347A JP2000312347A JP4689024B2 JP 4689024 B2 JP4689024 B2 JP 4689024B2 JP 2000312347 A JP2000312347 A JP 2000312347A JP 2000312347 A JP2000312347 A JP 2000312347A JP 4689024 B2 JP4689024 B2 JP 4689024B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- circuit
- output
- conversion
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の属する技術分野】
本発明は、アナログ値をデジタル値に変換するA/D変換装置、および、このA/D変換装置を含む固体撮像装置に関するものである。
【0002】
【従来の技術】
固体撮像装置は、1次元または2次元に配列された複数の光検出素子と、各光検出素子から出力された電流信号を積分して電圧値に変換する積分回路と、を備えている。この固体撮像装置では、入射光強度に応じた値の電流信号が複数の光検出素子それぞれから出力され、この電流信号の積分値に応じた電圧値が積分回路から出力され、この電圧値に基づいて、入射光強度分布が得られ撮像される。また、固体撮像装置は、積分回路から出力された電圧値(アナログ値)をデジタル値に変換するA/D変換回路を更に備えている場合がある。この場合には、入射光強度はデジタル値として得られ、さらにコンピュータ等により画像処理することが可能となる。
【0003】
このような固体撮像装置においてA/D変換処理の高速化および高精度化が求められている。高速化を図るためには、積分回路毎にA/D変換回路を設けて並列処理を行うことがなされている。また、高精度化を図るためには、A/D変換回路から出力されるデジタル値のビット数を多くすることがなされている。したがって、A/D変換処理の高速化および高精度化の双方を図るためには、積分回路毎にA/D変換回路を設けて並列処理を行うとともに、各A/D変換回路から出力されるデジタル値のビット数を多くすることが考えられる。
【0004】
【発明が解決しようとする課題】
しかしながら、複数の積分回路に対して1つのA/D変換回路を設ける場合と比較して、積分回路毎にA/D変換回路を設ける場合には、消費電力が多く発熱量が多くなり、これに因り、光検出素子から出力される電流信号に暗電流が重畳され、高精度化の要求に反することになる。また、各A/D変換回路から出力されるデジタル値のビット数を多くする場合には、ビット数に応じて処理時間が長くなり、高速化の要求に反することになる。このように、A/D変換処理の高速化および高精度化の双方の要求を同時に満たすことは困難である。
【0005】
本発明は、上記問題点を解消する為になされたものであり、必要に応じてA/D変換処理の高速化または高精度化を図ることができるA/D変換装置、および、このA/D変換装置を含む固体撮像装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明に係るA/D変換装置は、(1) 入力した第1のアナログ値を第1のデジタル値に変換して、この第1のデジタル値を出力するとともに、この第1のデジタル値に対応するアナログ値と第1のアナログ値との差に応じたアナログ値を出力する第1のA/D変換回路と、(2) 第1のA/D変換回路から出力されたアナログ値に基づいて、第1のデジタル値に対応するアナログ値と第1のアナログ値との差を示す第2のアナログ値を、第1のデジタル値の下位の第2のデジタル値に変換する第2のA/D変換回路と、(3) 第2のA/D変換回路を動作または停止させる制御手段と、を備えることを特徴とする。
また、第1のA/D変換回路が、(a) 第1のアナログ値を入力する容量素子と、容量素子から出力されるアナログ値を入力端子に入力するアンプと、アンプの入力端子と出力端子との間に設けられ容量値が可変である可変容量部と、アンプの入力端子と出力端子との間に設けられたスイッチ素子とを有し、第1のアナログ値に応じた量の電荷を可変容量部に蓄積して、その蓄積電荷量に応じた値の積分信号をアンプの出力端子から出力する可変容量積分回路と、(b) 可変容量積分回路から出力された積分信号を入力し、この積分信号の値と基準値とを大小比較して、この比較結果を表す比較結果信号を出力する比較回路と、(c) 比較回路から出力された比較結果信号を入力し、この比較結果信号に基づいて可変容量部の容量値を制御するとともに、この比較結果信号に基づいて積分信号の値と基準値とが所定の分解能で一致していると判断した場合に可変容量部の容量値に応じた第1のデジタル値を出力する容量制御部と、を含むことを特徴とする。
さらに、第1のA/D変換回路が、第1のアナログ値を入力して第1のデジタル値に変換した際に、可変容量積分回路から比較回路へ出力される積分信号の値を、差に応じたアナログ値として出力することを特徴とする。
【0007】
このA/D変換装置によれば、制御手段による制御により第2のA/D変換回路が動作可能状態にあるときには、入力した第1のアナログ値は第1および第2のA/D変換回路によりA/D変換されて、第1のデジタル値およびこれの下位の第2のデジタル値が出力されるので、高精度化を図ることができる。一方、制御手段による制御により第2のA/D変換回路が動作停止状態にあるときには、入力した第1のアナログ値は第1のA/D変換回路のみによりA/D変換されて、第1のデジタル値が出力されるので、高速化・低消費電力化を図ることができる。なお、「差」とは、第1のA/D変換回路が第1のアナログ値をA/D変換して第1のデジタル値を求める際において、第1のデジタル値の最下位ビットに対応するアナログ値未満の値である。
【0008】
また、本発明に係るA/D変換装置は、複数個の第1のA/D変換回路に対して1個の第2のA/D変換回路が設けられていることを特徴とする。この場合には、複数個の第1のA/D変換回路それぞれは並列動作が可能であるのに対して、第2のA/D変換回路は、複数個の第1のA/D変換回路それぞれにおける上記差を示す第2のアナログ値を順次に入力してA/D変換する。これにより、更に低消費電力化を図ることができる。
【0009】
また、本発明に係るA/D変換装置は、差を増幅して第2のアナログ値とする増幅回路を更に備えることを特徴とする。この場合には、第1のA/D変換回路における上記差を示す電圧値が増幅回路により増幅され、第2のA/D変換回路は、この増幅された電圧値を第2のアナログ値として入力してA/D変換する。これにより、第2のデジタル値を求める際の精度の向上を図ることができる。
【0010】
本発明に係る固体撮像装置は、(1) 入射光強度に応じた値の電流信号を出力する光検出素子と、(2) 光検出素子から出力された電流信号を入力し積分して、この電流信号の積分値に応じた電圧値を出力する積分回路と、(3) 積分回路から出力された電圧値を入力して、この電圧値をデジタル値に変換する上記の本発明に係るA/D変換装置と、を備えることを特徴とする。この固体撮像装置によれば、光検出素子における入射光強度に応じた値の電流信号は、光検出素子から出力されて積分回路において積分され、この電流信号の積分値に応じた電圧値が積分回路から出力される。積分回路から出力された電圧値(アナログ値)は、上記のA/D変換装置によりデジタル値に変換される。
【0011】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【0012】
図1は、本実施形態に係るA/D変換装置を含む固体撮像装置1の構成図である。この固体撮像装置1は、M個のユニットU1〜UM(Mは1以上の整数)を備えており、各ユニットUm(mは1以上M以下の任意の整数)は、複数組のフォトダイオード(光検出素子)PDおよびスイッチ素子SW、積分回路10、第1のA/D変換回路20、スイッチ素子SW1およびSW2を有する。また、この固体撮像装置1は、増幅回路30、第2のA/D変換回路40および制御回路50を備えている。
【0013】
各ユニットUmにおいて、各フォトダイオードPDは、アノード端子が接地され、カソード端子がスイッチ素子SWを介して積分回路10の入力端に接続されており、入射光強度に応じた値の電流信号を積分回路10へ出力する。各ユニットUmの積分回路10は、フォトダイオードPDから出力された電流信号を入力し積分して、この電流信号の積分値に応じた電圧値を出力する。
【0014】
各ユニットUmの第1のA/D変換回路20は、積分回路10から出力された電圧値を入力し、この電圧値(第1のアナログ値)A1を8ビットの第1のデジタル値(D11〜D4)に変換して、この第1のデジタル値をスイッチ素子SW1を介して出力する。また、第1のA/D変換回路20は、第1のデジタル値(D11〜D4)に対応するアナログ値と第1のアナログ値A1との差に応じた電圧値A2を、スイッチ素子SW2を介して増幅回路30へ出力する。
【0015】
増幅回路30は、各ユニットUmの第1のA/D変換回路20からスイッチ素子SW2を介して順次に出力された電圧値A2を入力し、この電圧値A2に基づいて、第1のデジタル値に対応する電圧値(アナログ値)と入力した電圧値(第1のアナログ値)A1との差を示す電圧値を増幅して電圧値(第2のアナログ値)A3として第2のA/D変換回路40へ出力する。第2のA/D変換回路40は、増幅回路30から出力された電圧値(第2のアナログ値)A3を入力し、この電圧値(第2のアナログ値)A3を4ビットの第2のデジタル値(D3〜D0)に変換して出力する。
【0016】
第1のA/D変換回路20、増幅回路30および第2のA/D変換回路40は、本実施形態に係るA/D変換装置に含まれるものである。第1のA/D変換回路20から出力された第1のデジタル値(D11〜D4)と第2のA/D変換回路40から出力された第2のデジタル値(D3〜D0)とを連結した12ビットのデジタル値(D11〜D0)は、積分回路10から出力された電圧値(第1のアナログ値)A1をA/D変換したものである。
【0017】
図示してはいないが、制御回路50は、各フォトダイオードPDと積分回路10との間に設けられたスイッチ素子SWの開閉を制御して、各フォトダイオードPDと積分回路10とを順次に接続する。制御回路50は、第1のA/D変換回路20の後段に設けられたスイッチ素子SW1およびSW2それぞれの開閉を制御して、各ユニットUmから順次に第1のデジタル値(D11〜D4)および電圧値A2を出力させる。制御回路50は、積分回路10に含まれるスイッチ素子および第1のA/D変換回路20に含まれるスイッチ素子それぞれの開閉を制御して所要の動作を行わせる。また、制御回路50は、増幅回路30および第2のA/D変換回路40それぞれに含まれるスイッチ素子の開閉を制御して所要の動作を行わせる他、増幅回路30および第2のA/D変換回路40それぞれの動作または停止の制御を行う。
【0018】
図2は、積分回路10の回路図である。この積分回路10は、入力端と出力端との間にアンプA11、容量素子C11およびスイッチ素子SW11が並列的に設けられている。容量素子C11は、アンプA11の入力端子と出力端子との間に設けられており、スイッチ素子SW11が開いているときに入力端に入力した電流信号すなわち電荷を蓄積する。スイッチ素子SW11は、アンプA11の入力端子と出力端子との間に設けられており、開いているときには容量素子C11に電荷の蓄積を行わせ、閉じているときには容量素子C11における電荷の蓄積をリセットする。
【0019】
図3は、第1のA/D変換回路20の回路図である。この第1のA/D変換回路20は、可変容量積分回路210、比較回路220および容量制御部230を備える。可変容量積分回路210は、容量素子C201、アンプA201、可変容量部C200およびスイッチ素子SW201を備える。
【0020】
アンプA201は、積分回路10から出力された電圧値(第1のアナログ値)A1を、容量素子C201を介して反転入力端子に入力する。アンプA201の非反転入力端子は接地されている。可変容量部C200は、容量が可変であって制御可能であり、アンプA201の反転入力端子と出力端子との間に設けられ、入力した電圧値A1に応じて電荷を蓄える。スイッチ素子SW201は、アンプA201の反転入力端子と出力端子との間に設けられ、開いているときには可変容量部C200に電荷の蓄積を行わせ、閉じているときには可変容量部C200における電荷蓄積をリセットする。そして、可変容量積分回路210は、積分回路10から出力された電圧値A1を入力し、可変容量部C200の容量に応じて積分し、積分値に応じた電圧値を出力する。
【0021】
比較回路220は、可変容量積分回路210から出力された電圧値を反転入力端子に入力し、一定の基準電圧値Vref1を非反転入力端子に入力し、これら2つの入力信号の値を大小比較して、この比較結果を示す信号を出力する。容量制御部230は、比較回路220から出力された信号を入力し、この信号に基づいて可変容量部C200の容量を制御する容量指示信号C1を出力するとともに、この信号に基づいて電圧値の値と基準電圧値Vref1とが所定の分解能で一致していると判断した場合に可変容量部C200の容量値に応じた第1のデジタル値(D11〜D4)を出力する。また、可変容量積分回路210から比較回路220へ出力される電圧値は、電圧値A2として増幅回路30へも出力される。この電圧値A2は、第1のデジタル値(D11〜D4)に対応するアナログ値と第1のアナログ値A1との差に基準電圧値Vref1が加えられたものである。
【0022】
図4は、第1のA/D変換回路20の可変容量部C200の回路図である。この可変容量部C200は、容量素子C211〜C218、スイッチ素子SW211〜SW218およびスイッチ素子SW221〜SW228を備える。容量素子C21nおよびスイッチ素子SW21nは、互いに縦続接続されて、アンプA201の反転入力端子と出力端子との間に設けられており、スイッチ素子SW22nは、容量素子C21nおよびスイッチ素子SW21nの接続点と接地電位との間に設けられている(n=1〜8)。スイッチ素子SW211〜SW218およびSW221〜SW228それぞれは、容量制御部230から出力された容量指示信号C1に基づいて開閉する。また、容量素子C211〜C218それぞれ容量値は、
【数1】
なる関係式を満たす。
【0023】
この可変容量部C200の容量値は、スイッチ素子SW211〜SW218およびSW221〜SW228それぞれの開閉状態に依存する。すなわち、スイッチ素子SW211〜SW218が全て閉じてスイッチ素子SW221〜SW228が全て開いているときには、可変容量部C200の容量値は最大値である255C218となる。スイッチ素子SW211〜SW218のうちスイッチ素子SW218のみが開き、スイッチ素子SW221〜SW228のうちスイッチ素子SW228のみが閉じているときには、可変容量部C200の容量値は254C218となる。スイッチ素子SW211〜SW218のうちスイッチ素子SW217のみが開き、スイッチ素子SW221〜SW228のうちスイッチ素子SW227のみが閉じているときには、可変容量部C200の容量値は253C218となる。スイッチ素子SW211〜SW218のうちスイッチ素子SW218およびSW217のみが開き、スイッチ素子SW221〜SW228のうちスイッチ素子SW228およびSW227のみが閉じているときには、可変容量部C200の容量値は252C218となる。このように、スイッチ素子SW211〜SW218およびSW221〜SW228それぞれの開閉により、可変容量部C200の容量値はk・C218(kは0以上255以下の整数)の何れかの値となる。
【0024】
したがって、この第1のA/D変換回路20では、可変容量積分回路210、比較回路220および容量制御部230からなるフィードバックループにおいて、比較回路220からの出力値に基づいて、可変容量積分回路210からの出力電圧値と基準電圧値Vref1との差の絶対値が最小となるように、可変容量部C200の各スイッチの開閉状態(すなわち可変容量部C200の容量値)が容量制御部230により制御される。そして、上記差の絶対値が最小となった時点で、可変容量部C200の8個のスイッチ素子SW211〜SW218それぞれの開閉状態に応じて8ビットの第1のデジタル値(D11〜D4)が容量制御部230から出力される。
【0025】
図5は、増幅回路30の回路図である。この増幅回路30は、入力端と出力端との間に、スイッチ素子SW32、容量素子C32、スイッチ素子SW34およびアンプA31が直列的に設けられている。スイッチ素子SW32と容量素子C32との接続点はスイッチ素子SW33を介して基準電圧値Vref1が供給され、容量素子C32とスイッチ素子SW34との接続点はスイッチ素子SW35を介して基準電圧値Vref1が供給される。また、アンプA31の反転入力端子と出力端子との間に並列的に容量素子C31およびスイッチ素子SW31が設けられている。アンプA31の非反転入力端子には基準電圧値Vref1が供給される。なお、この増幅回路30における基準電圧値Vref1は、第1のA/D変換回路20の比較回路220の非反転入力端子に入力する基準電圧値Vref1と等しい。
【0026】
容量素子C31は、アンプA31の反転入力端子と出力端子との間に設けられており、スイッチ素子SW31が開いているときに入力端子より容量素子C32を介して入力した電流信号すなわち電荷を蓄積する。スイッチ素子SW31は、アンプA31の反転入力端子と出力端子との間に設けられており、開いているときには容量素子C31に電荷の蓄積を行わせ、閉じているときには容量素子C31における電荷の蓄積をリセットする。この増幅回路30は、第1のA/D変換回路20から出力された電圧値A2を入力し、スイッチ素子SW32〜SW35それぞれの所定のタイミングの開閉により、この電圧値A2から基準電圧値Vref1を差し引いて、第1のデジタル値(D11〜D4)に対応するアナログ値と第1のアナログ値A1との差を求め、容量素子C32およびC31それぞれの容量値の比に応じた利得で増幅して、この増幅された結果である電圧値A3を第2のA/D変換回路40へ出力する。
【0027】
図6は、第2のA/D変換回路40の回路図である。この第2のA/D変換回路40は、可変容量積分回路410、比較回路420および容量制御部430を備える。可変容量積分回路410は、容量素子C401、アンプA401、可変容量部C400およびスイッチ素子SW401を備える。
【0028】
アンプA401は、増幅回路30から出力された電圧値(第2のアナログ値)A3を、容量素子C401を介して反転入力端子に入力する。アンプA401の非反転入力端子は接地されている。可変容量部C400は、容量が可変であって制御可能であり、アンプA401の反転入力端子と出力端子との間に設けられ、入力した電圧値A3に応じて電荷を蓄える。スイッチ素子SW401は、アンプA401の反転入力端子と出力端子との間に設けられ、開いているときには可変容量部C400に電荷の蓄積を行わせ、閉じているときには可変容量部C400における電荷蓄積をリセットする。そして、可変容量積分回路410は、増幅回路30から出力された電圧値A3を入力し、可変容量部C400の容量に応じて積分し、積分値に応じた電圧値を出力する。
【0029】
比較回路420は、可変容量積分回路410から出力された電圧値を反転入力端子に入力し、一定の基準電圧値Vref2を非反転入力端子に入力し、これら2つの入力値の差を求め、この差を示す電圧値を出力する。容量制御部430は、比較回路420から出力された電圧値を入力し、この電圧値に基づいて可変容量部C400の容量を制御する容量指示信号C2を出力するとともに、この電圧値に基づいて積分値と基準電圧値Vref2とが所定の分解能で一致していると判断した場合に可変容量部C400の容量値に応じた第2のデジタル値(D3〜D0)を出力する。
【0030】
図7は、第2のA/D変換回路40の可変容量部C400の回路図である。この可変容量部C400は、容量素子C411〜C414、スイッチ素子SW411〜SW414およびスイッチ素子SW421〜SW424を備える。容量素子C41nおよびスイッチ素子SW41nは、互いに縦続接続されて、アンプA401の反転入力端子と出力端子との間に設けられており、スイッチ素子SW42nは、容量素子C41nおよびスイッチ素子SW41nの接続点と接地電位との間に設けられている(n=1〜4)。スイッチ素子SW411〜SW414およびSW421〜SW424それぞれは、容量制御部430から出力された容量指示信号C2に基づいて開閉する。また、容量素子C411〜C414それぞれ容量値は、
【数2】
なる関係式を満たす。
【0031】
この可変容量部C400の容量値は、スイッチ素子SW411〜SW414およびSW421〜SW424それぞれの開閉状態に依存する。すなわち、スイッチ素子SW411〜SW414が全て閉じてスイッチ素子SW421〜SW424が全て開いているときには、可変容量部C400の容量値は最大値である15C414となる。スイッチ素子SW411〜SW414のうちスイッチ素子SW414のみが開き、スイッチ素子SW421〜SW424のうちスイッチ素子SW424のみが閉じているときには、可変容量部C400の容量値は14C414となる。スイッチ素子SW411〜SW414のうちスイッチ素子SW413のみが開き、スイッチ素子SW421〜SW424のうちスイッチ素子SW423のみが閉じているときには、可変容量部C400の容量値は13C414となる。スイッチ素子SW411〜SW414のうちスイッチ素子SW414およびSW413のみが開き、スイッチ素子SW421〜SW424のうちスイッチ素子SW424およびSW423のみが閉じているときには、可変容量部C400の容量値は12C414となる。このように、スイッチ素子SW411〜SW414およびSW421〜SW424それぞれの開閉により、可変容量部C400の容量値はk・C414(kは0以上15以下の整数)の何れかの値となる。
【0032】
したがって、この第2のA/D変換回路40では、可変容量積分回路410、比較回路420および容量制御部430からなるフィードバックループにおいて、比較回路420からの出力値に基づいて、可変容量積分回路410からの出力電圧値と基準電圧値Vref2との差の絶対値が最小となるように、可変容量部C400の各スイッチの開閉状態(すなわち可変容量部C400の容量値)が容量制御部430により制御される。そして、上記差の絶対値が最小となった時点での可変容量部C400の4個のスイッチ素子SW411〜SW414それぞれの開閉状態に応じて4ビットの第2のデジタル値(D3〜D0)が容量制御部430から出力される。
【0033】
なお、第1のA/D変換回路20から出力される8ビットの第1のデジタル値(D11〜D4)と第2のA/D変換回路40から出力される4ビットの第2のデジタル値(D3〜D0)とを連結した12ビットのデジタル値(D11〜D0)が、積分回路10から出力された電圧値(第1のアナログ値)A1をA/D変換したものとなるように、第1のA/D変換回路20に含まれる各容量素子の容量値、第1のA/D変換回路20における基準電圧値Vref1、増幅回路30に含まれる各容量素子の容量値、第2のA/D変換回路40に含まれる各容量素子の容量値、および、第2のA/D変換回路40における基準電圧値Vref2が設定される。
【0034】
次に、本実施形態に係る固体撮像装置1およびA/D変換装置の動作について説明する。各ユニットUmにおいて、フォトダイオードPDから出力された電流信号は、スイッチ素子SWを経て積分回路10に入力し、この積分回路10の容量素子C11に電荷が蓄積されることで、入力した電流信号の値に応じた電圧値(第1のアナログ値)A1が出力される。積分回路10から出力された電圧値は第1のA/D変換回路20に入力する。そして、この第1のA/D変換回路20において、可変容量積分回路210、比較回路220および容量制御部230からなるフィードバックループの動作により、電圧値(第1のアナログ値)A1が8ビットの第1のデジタル値(D11〜D4)に変換される。また、第1のA/D変換回路20の可変容量積分回路210からは、第1のデジタル値に対応する電圧値(アナログ値)と入力した電圧値(第1のアナログ値)A1との差に応じた電圧値A2が出力される。ここまで各ユニットUmは並列に動作する。
【0035】
制御回路50による制御により第2のA/D変換回路40が動作可能状態にあるときには、各ユニットUmの第1のA/D変換回路20から出力された第1のデジタル値(D11〜D4)は、制御回路50により制御されたスイッチ素子SW1を介して順次に出力されるとともに、各ユニットUmの第1のA/D変換回路20から出力された電圧値A2は、制御回路50により制御されたスイッチ素子SW2を介して順次に増幅回路30へ出力される。各ユニットUmから順次に出力された電圧値A2に基づいて、第1のデジタル値(D11〜D4)に対応するアナログ値と第1のアナログ値A1との差が増幅回路30により増幅されて、増幅された電圧値(第2のアナログ値)A3が増幅回路30から第2のA/D変換回路40へ出力される。そして、この第2のA/D変換回路40において、可変容量積分回路410、比較回路420および容量制御部430からなるフィードバックループの動作により、電圧値(第2のアナログ値)A3が4ビットの第2のデジタル値(D3〜D0)に変換される。このようにして、積分回路10から出力された電圧値(第1のアナログ値)A1をA/D変換した結果として、計12ビットのデジタル値(D11〜D0)が固体撮像装置1から出力される。そして、各ユニットUm内の各フォトダイオードPDに対応するスイッチ素子SWならびに第1のA/D変換回路20の後段にあるスイッチ素子SW1およびSW2を順次に開閉することで、この固体撮像装置1に含まれる多数のフォトダイオードPDそれぞれの入射光強度が12ビットのデジタル値(D11〜D0)として得られる。
【0036】
一方、制御回路50による制御により第2のA/D変換回路40が動作停止状態にあるときには、各ユニットUmの第1のA/D変換回路20から出力された第1のデジタル値(D11〜D4)は、制御回路50により制御されたスイッチ素子SW1を介して順次に出力される。しかし、各ユニットUmのスイッチ素子SW2は制御回路50により制御されて開いたままである。また、増幅回路30および第2のA/D変換回路40は動作しない。このようにして、積分回路10から出力された電圧値(第1のアナログ値)A1をA/D変換した結果として、8ビットのデジタル値(D11〜D4)が固体撮像装置1から出力される。そして、各ユニットUm内の各フォトダイオードPDに対応するスイッチ素子SWおよび第1のA/D変換回路20の後段にあるスイッチ素子SW1を順次に開閉することで、この固体撮像装置1に含まれる多数のフォトダイオードPDそれぞれの入射光強度が8ビットのデジタル値(D11〜D4)として得られる。
【0037】
以上のように、本実施形態に係る固体撮像装置1およびA/D変換装置によれば、制御回路50による制御により第2のA/D変換回路40が動作可能状態にあるときには、固体撮像装置1に含まれる多数のフォトダイオードPDそれぞれの入射光強度が12ビットのデジタル値(D11〜D0)として得られる。したがって、このときには、出力されるデジタル値のビット数が多く、高精度の撮像が可能である。
【0038】
一方、制御回路50による制御により第2のA/D変換回路40が動作停止状態にあるときには、固体撮像装置1に含まれる多数のフォトダイオードPDそれぞれの入射光強度が8ビットのデジタル値(D11〜D4)として得られる。したがって、出力されるデジタル値のビット数が少ないものの、高速の撮像が可能であり、また、消費電力が低い。
【0039】
本実施形態に係る固体撮像装置1およびA/D変換装置を用いれば、例えば、精度が低くてもよいが高速で動画を撮像する必要があるときには、制御回路50による制御により第2のA/D変換回路40を動作停止状態として、その動画を撮像する。一方、低速でもよいが高精度で静止画を撮像する必要があるときには、制御回路50による制御により第2のA/D変換回路40を動作可能状態として、その静止画を撮像する。このように、必要に応じてA/D変換処理すなわち撮像動作の高速化または高精度化を図ることができる。
【0040】
また、本実施形態においてパラメータMの値が2以上であるとき、すなわち、複数個の第1のA/D変換回路20に対して1組の増幅回路30および第2のA/D変換回路40が設けられているときには、更に低消費電力化を図ることができる。また、第1のA/D変換回路20と第2のA/D変換回路40との間に増幅回路30を設けたことにより、第2のデジタル値を求める際の精度の向上を図ることができる。
【0041】
本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、積分回路10、第1のA/D変換回路20、増幅回路30および第2のA/D変換回路40それぞれの具体的な回路構成は、上記実施形態に限定されるものではない。また、上記実施形態では、第1のA/D変換回路20から出力される第1のデジタル値を8ビットとし、第2のA/D変換回路40から出力される第2のデジタル値を4ビットとしたが、これに限定されるものではない。
【0042】
【発明の効果】
以上、詳細に説明したとおり、本発明に係るA/D変換装置によれば、制御手段による制御により第2のA/D変換回路が動作可能状態にあるときには、入力した第1のアナログ値は第1および第2のA/D変換回路によりA/D変換されて、第1のデジタル値およびこれの下位の第2のデジタル値が出力されるので、高精度化を図ることができる。一方、制御手段による制御により第2のA/D変換回路が動作停止状態にあるときには、入力した第1のアナログ値は第1のA/D変換回路のみによりA/D変換されて、第1のデジタル値が出力されるので、高速化・低消費電力化を図ることができる。また、本発明に係る固体撮像装置によれば、光検出素子における入射光強度に応じた値の電流信号は、光検出素子から出力されて積分回路において積分され、この電流信号の積分値に応じた電圧値が積分回路から出力される。積分回路から出力された電圧値(アナログ値)は、上記のA/D変換装置によりデジタル値に変換される。したがって、このA/D変換装置または固体撮像装置を用いれば、例えば、制御回路50による制御により第2のA/D変換回路40を動作停止状態として、高速で動画を撮像することができ、制御回路50による制御により第2のA/D変換回路40を動作可能状態として、高精度で静止画を撮像することができる。このように、必要に応じてA/D変換処理すなわち撮像動作の高速化または高精度化を図ることができる。
【0043】
また、複数個の第1のA/D変換回路に対して1個の第2のA/D変換回路が設けられているのが好適である。この場合には、複数個の第1のA/D変換回路それぞれは並列動作が可能であるのに対して、第2のA/D変換回路は、複数個の第1のA/D変換回路それぞれにおける上記差を示す第2のアナログ値を順次に入力してA/D変換することで、更に低消費電力化を図ることができる。
【0044】
また、差を増幅して第2のアナログ値とする増幅回路を更に備えるのが好適である。この場合には、第1のA/D変換回路における上記差を示す電圧値が増幅回路により増幅され、第2のA/D変換回路は、この増幅された電圧値を第2のアナログ値として入力してA/D変換することで、第2のデジタル値を求める際の精度の向上を図ることができる。
【図面の簡単な説明】
【図1】本実施形態に係るA/D変換装置を含む固体撮像装置1の構成図である。
【図2】積分回路10の回路図である。
【図3】第1のA/D変換回路20の回路図である。
【図4】第1のA/D変換回路20の可変容量部C200の回路図である。
【図5】増幅回路30の回路図である。
【図6】第2のA/D変換回路40の回路図である。
【図7】第2のA/D変換回路40の可変容量部C400の回路図である。
【符号の説明】
1…固体撮像装置、10…積分回路、20…第1のA/D変換回路、30…増幅回路、40…第2のA/D変換回路、50…制御回路、210…可変容量積分回路、220…比較回路、230…容量制御部、410…可変容量積分回路、420…比較回路、430…容量制御部。
Claims (4)
- 入力した第1のアナログ値を第1のデジタル値に変換して、この第1のデジタル値を出力するとともに、この第1のデジタル値に対応するアナログ値と前記第1のアナログ値との差に応じたアナログ値を出力する第1のA/D変換回路と、
前記第1のA/D変換回路から出力されたアナログ値に基づいて、前記第1のデジタル値に対応するアナログ値と前記第1のアナログ値との差を示す第2のアナログ値を、前記第1のデジタル値の下位の第2のデジタル値に変換する第2のA/D変換回路と、
前記第2のA/D変換回路を動作または停止させる制御手段と、
を備え、
前記第1のA/D変換回路が、
前記第1のアナログ値を入力する容量素子と、前記容量素子から出力されるアナログ値を入力端子に入力するアンプと、前記アンプの入力端子と出力端子との間に設けられ容量値が可変である可変容量部と、前記アンプの入力端子と出力端子との間に設けられたスイッチ素子とを有し、前記第1のアナログ値に応じた量の電荷を前記可変容量部に蓄積して、その蓄積電荷量に応じた値の積分信号を前記アンプの出力端子から出力する可変容量積分回路と、
前記可変容量積分回路から出力された積分信号を入力し、この積分信号の値と基準値とを大小比較して、この比較結果を表す比較結果信号を出力する比較回路と、
前記比較回路から出力された比較結果信号を入力し、この比較結果信号に基づいて前記可変容量部の容量値を制御するとともに、この比較結果信号に基づいて前記積分信号の値と前記基準値とが所定の分解能で一致していると判断した場合に前記可変容量部の容量値に応じた前記第1のデジタル値を出力する容量制御部と、
を含み、
前記第1のアナログ値を入力して前記第1のデジタル値に変換した際に、前記可変容量積分回路から前記比較回路へ出力される積分信号の値を、前記差に応じたアナログ値として出力する、
ことを特徴とするA/D変換装置。 - 複数個の前記第1のA/D変換回路に対して1個の前記第2のA/D変換回路が設けられていることを特徴とする請求項1記載のA/D変換装置。
- 前記差を増幅して前記第2のアナログ値とする増幅回路を更に備えることを特徴とする請求項1記載のA/D変換装置。
- 入射光強度に応じた値の電流信号を出力する光検出素子と、
前記光検出素子から出力された電流信号を入力し積分して、この電流信号の積分値に応じた電圧値を出力する積分回路と、
前記積分回路から出力された電圧値を入力して、この電圧値をデジタル値に変換する請求項1記載のA/D変換装置と、
を備えることを特徴とする固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000312347A JP4689024B2 (ja) | 2000-10-12 | 2000-10-12 | A/d変換装置および固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000312347A JP4689024B2 (ja) | 2000-10-12 | 2000-10-12 | A/d変換装置および固体撮像装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002124877A JP2002124877A (ja) | 2002-04-26 |
JP4689024B2 true JP4689024B2 (ja) | 2011-05-25 |
Family
ID=18791958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000312347A Expired - Fee Related JP4689024B2 (ja) | 2000-10-12 | 2000-10-12 | A/d変換装置および固体撮像装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4689024B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4022862B2 (ja) | 2002-06-11 | 2007-12-19 | ソニー株式会社 | 固体撮像装置及びその制御方法 |
JP4069203B2 (ja) * | 2003-03-31 | 2008-04-02 | 国立大学法人静岡大学 | イメージセンサ用2段階a/d変換器 |
AR045690A1 (es) | 2003-06-03 | 2005-11-09 | Rib X Pharmaceuticals Inc | Compuestos biaril heterociclicos y metodos para preparar y utilizar los mismos |
US7443435B2 (en) * | 2004-07-07 | 2008-10-28 | Altasens, Inc. | Column amplifier with automatic gain selection for CMOS image sensors |
JP4526919B2 (ja) * | 2004-10-21 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | A/d変換装置 |
JP4902737B2 (ja) * | 2007-05-29 | 2012-03-21 | 三菱電機株式会社 | アナログ入力装置 |
JP5554644B2 (ja) | 2010-06-29 | 2014-07-23 | パナソニック株式会社 | 固体撮像装置 |
JP5501904B2 (ja) * | 2010-09-08 | 2014-05-28 | 三菱電機株式会社 | アナログ入力装置 |
KR101758310B1 (ko) | 2011-01-11 | 2017-07-27 | 삼성전자주식회사 | 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0426229A (ja) * | 1990-05-22 | 1992-01-29 | Nec Corp | 直並列型アナログ/ディジタル変換器 |
JPH05315959A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | アナログディジタル変換器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60126922A (ja) * | 1983-12-13 | 1985-07-06 | Matsushita Electric Ind Co Ltd | A/d変換装置 |
JPH0685672A (ja) * | 1992-09-03 | 1994-03-25 | Hitachi Ltd | Ad変換器およびアナログ・ディジタル混在システム |
JP3308146B2 (ja) * | 1995-06-02 | 2002-07-29 | 浜松ホトニクス株式会社 | 固体撮像装置 |
JP4098884B2 (ja) * | 1998-07-08 | 2008-06-11 | 浜松ホトニクス株式会社 | 固体撮像装置 |
JP2000252825A (ja) * | 1999-03-04 | 2000-09-14 | Matsushita Electric Ind Co Ltd | Ad変換器 |
-
2000
- 2000-10-12 JP JP2000312347A patent/JP4689024B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0426229A (ja) * | 1990-05-22 | 1992-01-29 | Nec Corp | 直並列型アナログ/ディジタル変換器 |
JPH05315959A (ja) * | 1992-05-08 | 1993-11-26 | Nec Corp | アナログディジタル変換器 |
Also Published As
Publication number | Publication date |
---|---|
JP2002124877A (ja) | 2002-04-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7834798B2 (en) | AD converter circuit and optical sensor | |
US7164379B1 (en) | Pipeline analog to digital converter | |
US6727486B2 (en) | CMOS image sensor having a chopper-type comparator to perform analog correlated double sampling | |
US7375751B2 (en) | CMOS image sensor | |
JP4069203B2 (ja) | イメージセンサ用2段階a/d変換器 | |
US7969491B2 (en) | Light detection apparatus | |
US9253396B2 (en) | Variable gain column amplifier adapted for use in imaging arrays | |
JP4689024B2 (ja) | A/d変換装置および固体撮像装置 | |
EP1197735B1 (en) | Photodetector | |
EP1408315B1 (en) | Photosensor | |
JP4489914B2 (ja) | A/d変換装置および固体撮像装置 | |
US6999018B2 (en) | Device and method of fitted variable gain analog-digital conversion for an image sensor | |
JPH0951476A (ja) | 固体撮像装置 | |
US6324244B1 (en) | Computed tomography apparatus | |
JP4579433B2 (ja) | A/d変換回路および固体撮像装置 | |
Bouvier et al. | A low power and low signal 5-bit 25 MS/s pipelined ADC for monolithic active pixel sensors | |
JP4366646B2 (ja) | Ad変換回路及び固体撮像装置 | |
JP4368396B2 (ja) | Adコンバータ | |
Bouvier et al. | A Low Power, and low signal 5-bit 25Msamples/s Pipelined ADC for Monolithic Active Pixels |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070704 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110215 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110216 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4689024 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |