JPH01137832A - 全並列型ａ／ｄコンバータ - Google Patents
全並列型ａ／ｄコンバータInfo
- Publication number
- JPH01137832A JPH01137832A JP29664187A JP29664187A JPH01137832A JP H01137832 A JPH01137832 A JP H01137832A JP 29664187 A JP29664187 A JP 29664187A JP 29664187 A JP29664187 A JP 29664187A JP H01137832 A JPH01137832 A JP H01137832A
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- voltage
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- 238000001514 detection method Methods 0.000 claims abstract description 25
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ９発明の概要
Ｃ０従来技術
り６発明が解決しようとする問題点
Ｅ９問題点を解決するための手段
Ｆ０作用
Ｇ、実施例［第１図、第２図］
Ｈ０発明の効果
（Ａ、産業上の利用分野）
本発明は全並列型Ａ／Ｄコンバータ、特に無駄な電力消
費をなくすことができるようにした全並列型Ａ／Ｄコン
バータに関する。
費をなくすことができるようにした全並列型Ａ／Ｄコン
バータに関する。
（Ｂ、発明の概要）
本発明は、全並列型Ａ／Ｄコンバータにおいて。
消費電力を減少させるため、
コンパレータ群を複数のコンパレータブロックに分割す
ることとし、そして、入力電圧の現在値がどの電圧範囲
に当るかを検出し、その検出結果に基づいて動作させる
必要性のないコンパレータブロックを選びその電源を切
るようにしたものである。
ることとし、そして、入力電圧の現在値がどの電圧範囲
に当るかを検出し、その検出結果に基づいて動作させる
必要性のないコンパレータブロックを選びその電源を切
るようにしたものである。
（Ｃ，従来技術）
全並列型Ａ／Ｄコンバータは、特願昭
６２−３０８３１の明細書、図面で説明されているよう
に、等しい抵抗で基準電圧を分圧する等して互いに少し
ずつ値の異なる比較電圧をつくると共に、比較電圧と入
力電圧とを比較するところのその比較電圧と同数のコン
パレータを設け、どの比較電圧が入力電圧に最も近いか
を検出し、その検出結果をエンコーダによってエンコー
ドして何ビットかのディジタル信号を得るものであり、
積分型、直並列型のコンバータに比較して高速性に優れ
ているという特徴を存している。
に、等しい抵抗で基準電圧を分圧する等して互いに少し
ずつ値の異なる比較電圧をつくると共に、比較電圧と入
力電圧とを比較するところのその比較電圧と同数のコン
パレータを設け、どの比較電圧が入力電圧に最も近いか
を検出し、その検出結果をエンコーダによってエンコー
ドして何ビットかのディジタル信号を得るものであり、
積分型、直並列型のコンバータに比較して高速性に優れ
ているという特徴を存している。
（Ｄ、発明が解決しようとする問題点）ところで、全並
列型Ａ／Ｄコンバータは高速性に優れるという反面にお
いて消費電力が大きいという欠点を有していた。という
のは、全並列型Ａ／Ｄコンバータはｎビットの場合２１
−１個もの多くのコンパレータを必要とし、各コンパレ
ータがそれぞれ複数のトランジスタからなりある程度の
電力を消費し、そして従来のものは常に全部のコンパレ
ータが電力消費をするようになっていたからである。
列型Ａ／Ｄコンバータは高速性に優れるという反面にお
いて消費電力が大きいという欠点を有していた。という
のは、全並列型Ａ／Ｄコンバータはｎビットの場合２１
−１個もの多くのコンパレータを必要とし、各コンパレ
ータがそれぞれ複数のトランジスタからなりある程度の
電力を消費し、そして従来のものは常に全部のコンパレ
ータが電力消費をするようになっていたからである。
ちなみに、８ビツトのＡ／Ｄコンバータの場合はコンパ
レータが２５５個必要であり、１個１個の消費電力は比
較的小さくても全部の消費電力の総和は非常に大きくな
るので、全並列型Ａ／Ｄコンバータの消費電力は無視で
きない程大きな値になるのである。
レータが２５５個必要であり、１個１個の消費電力は比
較的小さくても全部の消費電力の総和は非常に大きくな
るので、全並列型Ａ／Ｄコンバータの消費電力は無視で
きない程大きな値になるのである。
本発明はこのような問題点を解決すべく為されたもので
あり、消費電力の減少を図ることを目的とする。
あり、消費電力の減少を図ることを目的とする。
（Ｅ、問題点を解決するための手段）
本発明全並列型Ａ／Ｄコンバータは上記問題点を解決す
るため、コンパレータ群を複数のコンパレータブロック
に分割することとし、そして、入力電圧の現在値がどの
電圧範囲にあるかを検出し、その検出結果に基づいて動
作させる必要性のないコンパレータブロックを選びその
コンパレータブロックの電源を切るようにしたことを特
徴とする。
るため、コンパレータ群を複数のコンパレータブロック
に分割することとし、そして、入力電圧の現在値がどの
電圧範囲にあるかを検出し、その検出結果に基づいて動
作させる必要性のないコンパレータブロックを選びその
コンパレータブロックの電源を切るようにしたことを特
徴とする。
（Ｆ、作用）
本発明全並列型Ａ／Ｄコンバータによれば、動作させる
必要性のないコンパレータブロックは電源の供給が停止
されるので電力を消費しない。
必要性のないコンパレータブロックは電源の供給が停止
されるので電力を消費しない。
従って、その分消費電力が減少する。
即ち、入力電圧が入るとそれに最も近い値の電圧を比較
電圧として受けているコンパレータが入力電圧と比較電
圧との一致を検出し、−数構出信号をエンコーダへ送出
するが、それ以外のコンパレータは何もしない。にも拘
らず、従来の全並列型Ａ／Ｄコンバータは全てのコンパ
レータを當にアクチーブな状態にしていたので全コンパ
レータで電力が消費されたのであるが、本発明全並列型
Ａ／Ｄコンバータにおいては入力電圧がどの電圧範囲に
あるかを判断し、その電圧範囲と全く対応しないコンパ
レータブロックの電源を切ってそれの電力消費を阻むの
で消費電力を減小させることができるのである。
電圧として受けているコンパレータが入力電圧と比較電
圧との一致を検出し、−数構出信号をエンコーダへ送出
するが、それ以外のコンパレータは何もしない。にも拘
らず、従来の全並列型Ａ／Ｄコンバータは全てのコンパ
レータを當にアクチーブな状態にしていたので全コンパ
レータで電力が消費されたのであるが、本発明全並列型
Ａ／Ｄコンバータにおいては入力電圧がどの電圧範囲に
あるかを判断し、その電圧範囲と全く対応しないコンパ
レータブロックの電源を切ってそれの電力消費を阻むの
で消費電力を減小させることができるのである。
（Ｇ、実施例）［第１図、第２図］
以下、本発明全並列型Ａ／Ｄコンバータを図示実施例に
従って詳細に説明する。
従って詳細に説明する。
図面は本発明全並列型Ａ／Ｄコンバータの一つの実施例
を示すもので、第１図は回路ブロック図、第２図は入力
電圧・電圧範囲・コンパレータブロック間の関係及び各
電圧範囲に対してアクティブになるコンパレータブロッ
クを示す関係図である。
を示すもので、第１図は回路ブロック図、第２図は入力
電圧・電圧範囲・コンパレータブロック間の関係及び各
電圧範囲に対してアクティブになるコンパレータブロッ
クを示す関係図である。
１はコンパレータ群で、本実施例のＡ／Ｄコンバータが
８ヒツトのものであるので、２８−１、即ち２５５個の
コンパレータからなる。各コンパレータはアナログの入
力電圧と互いに僅かずつ異なる比較電圧とを比較する。
８ヒツトのものであるので、２８−１、即ち２５５個の
コンパレータからなる。各コンパレータはアナログの入
力電圧と互いに僅かずつ異なる比較電圧とを比較する。
該コンパレータ群ｌは４個のコンパレータブロック２．
．２２．２３．２４に分割されている。第１のコンパレ
ータブロック２．は最も低い比較電圧と入力電圧との比
較をする第１番目のコンパレータＣ１から第６４番目の
コンパレータＣ６４までの６４個のコンパレータからな
り、第２のコンパレータブロック２□は第６５番目のコ
ンパレータＣ６５から第１２８番目のコンパレータＣ１
２８までの６４個のコンパレータからなり、第３のコン
パレータブロック２３は第１２９番目のコンパレータＣ
１２９から第１９２番目のコンパレータＣ１９２までの
６４個のコンパレータからなり、そして、第４のコンパ
レータブロック２４は第１９３番目のコンパレータＣ１
９３から第２５５番目のコンパレータＣ２５５までの６
３個のコンパレータからなる。
．２２．２３．２４に分割されている。第１のコンパレ
ータブロック２．は最も低い比較電圧と入力電圧との比
較をする第１番目のコンパレータＣ１から第６４番目の
コンパレータＣ６４までの６４個のコンパレータからな
り、第２のコンパレータブロック２□は第６５番目のコ
ンパレータＣ６５から第１２８番目のコンパレータＣ１
２８までの６４個のコンパレータからなり、第３のコン
パレータブロック２３は第１２９番目のコンパレータＣ
１２９から第１９２番目のコンパレータＣ１９２までの
６４個のコンパレータからなり、そして、第４のコンパ
レータブロック２４は第１９３番目のコンパレータＣ１
９３から第２５５番目のコンパレータＣ２５５までの６
３個のコンパレータからなる。
３１〜３４はそれぞれ６ビツトのブリエンコーダで、コ
ンパレータブロック２．〜２４に対応して設けられてお
り、メインのエンコーダである８ビツトエンコーダ４に
接続されている。該エンコーダ４から入力電圧Ｖｉｎを
８ビツトのディジタル信号に変換した信号が出力される
。
ンパレータブロック２．〜２４に対応して設けられてお
り、メインのエンコーダである８ビツトエンコーダ４に
接続されている。該エンコーダ４から入力電圧Ｖｉｎを
８ビツトのディジタル信号に変換した信号が出力される
。
５は電圧範囲検出回路で、入力電圧Ｖｉｎが検出範囲［
検出する入力電圧の最大値（本実施例では＋３．５０Ｖ
）と最小値（本例では＋１゜５０ｖ）との間］を等分に
分割してなる複数（本実施例では）の電圧範囲のうちの
どれに入るかを検出するもので、例えば３ビツトのＡ／
Ｄコンバータからなる。６は制御回路で、電圧範囲検出
回路５からの検出出力に応じてコンパレータブロック２
Ｉ〜２４の電源をスイッチング制御し、また、その検出
出力に応じたブリエンコーダ３の出力を強制的に特定の
値にする動作をする。この制御回路６の動作、役割は次
に述べる全並列型Ａ／Ｄコンバータの動作説明で自ずと
明らかになる。
検出する入力電圧の最大値（本実施例では＋３．５０Ｖ
）と最小値（本例では＋１゜５０ｖ）との間］を等分に
分割してなる複数（本実施例では）の電圧範囲のうちの
どれに入るかを検出するもので、例えば３ビツトのＡ／
Ｄコンバータからなる。６は制御回路で、電圧範囲検出
回路５からの検出出力に応じてコンパレータブロック２
Ｉ〜２４の電源をスイッチング制御し、また、その検出
出力に応じたブリエンコーダ３の出力を強制的に特定の
値にする動作をする。この制御回路６の動作、役割は次
に述べる全並列型Ａ／Ｄコンバータの動作説明で自ずと
明らかになる。
次に、全並列型Ａ／Ｄコンバータの動作を説明する。
入力電圧Ｖｉｎが印加されるとそれと等しい電圧を比較
電圧として受けているコンパレータが一致検出信号をブ
リエンコーダ３へ送出する。この−数構出信号を受ける
ブリエンコーダ３というのはそれを送出したコンパレー
タが属するコンパレータブロック２と対応したブリエン
コーダである。ブリエンコーダ３に一致検出信号が人力
されるとブリエンコーダ３及びエンコーダ４によって入
力電圧Ｖｉｎがディジタル信号に変換される。
電圧として受けているコンパレータが一致検出信号をブ
リエンコーダ３へ送出する。この−数構出信号を受ける
ブリエンコーダ３というのはそれを送出したコンパレー
タが属するコンパレータブロック２と対応したブリエン
コーダである。ブリエンコーダ３に一致検出信号が人力
されるとブリエンコーダ３及びエンコーダ４によって入
力電圧Ｖｉｎがディジタル信号に変換される。
以上が全並列型Ａ／Ｄコンバータとしての基本的動作で
あるが、それとは別に本全並列型Ａ／Ｄコンバータ特有
の動作も行われる。次に、この特有の動作について述べ
る。
あるが、それとは別に本全並列型Ａ／Ｄコンバータ特有
の動作も行われる。次に、この特有の動作について述べ
る。
入力′層圧ＶＶｉｎが印加されると電圧範囲検出回路５
によってその入力電圧Ｖｉｎがどの電圧範囲（第２図に
おいては■〜■の符号が下位の電圧範囲から順に与えら
れている。）に入るかが検出され、その検出結果が３ビ
ツトの信号として制御回路６に送出される。すると、制
御回路６はその検出結果に応じて１又は２個のコンパレ
ータブロックを残し他の３又は２個のコンパレータブロ
ックの電源を切る動作を行う。
によってその入力電圧Ｖｉｎがどの電圧範囲（第２図に
おいては■〜■の符号が下位の電圧範囲から順に与えら
れている。）に入るかが検出され、その検出結果が３ビ
ツトの信号として制御回路６に送出される。すると、制
御回路６はその検出結果に応じて１又は２個のコンパレ
ータブロックを残し他の３又は２個のコンパレータブロ
ックの電源を切る動作を行う。
例えば、入力電圧Ｖｉｎが第１の電圧範囲（１，５０Ｖ
〜１．７５Ｖ）■の場合には、第１のコンパレータブロ
ック３．［第２図では（１）と表わす］のみアクティブ
にし他のコンパレータブロック３２〜３４ ［第２図で
は（１）〜（３）］の電源を切って電力消費を小さくす
る。
〜１．７５Ｖ）■の場合には、第１のコンパレータブロ
ック３．［第２図では（１）と表わす］のみアクティブ
にし他のコンパレータブロック３２〜３４ ［第２図で
は（１）〜（３）］の電源を切って電力消費を小さくす
る。
また、入力電圧Ｖｉｎが第２の電圧範囲（１゜７５〜２
．００）■の場合には第１のコンパレータブロック３１
（ｉ）と第２のコンパレータブロック３゜（２）を
アクティブにし、第３のコンパレータブロック３３
（３）及び第４のコンパレータブロック３４ （４）
の電源を切って電力消費を小さくする。第１のコンパレ
ータブロック３１ （１）と第２のコンパレータブロ
ック３（２）の２つのコンパレータブロックをアクティ
ブ状態にするのは、電圧範囲検相回路５の検出精度か余
り高くなく、電圧範囲検出回路５が第２の電圧範囲■と
判断したケースであっても入力電圧Ｖｉｎが第２の電圧
範囲■よりも稍高いという場合があり得るので、−数構
出信号を発すべきコンパレータが自己が属するコンパレ
ータブロック２の電源が切れているため一致検出信号を
発生し得すＡ／Ｄ変換が為されないという事態を絶対に
避けるためである。
．００）■の場合には第１のコンパレータブロック３１
（ｉ）と第２のコンパレータブロック３゜（２）を
アクティブにし、第３のコンパレータブロック３３
（３）及び第４のコンパレータブロック３４ （４）
の電源を切って電力消費を小さくする。第１のコンパレ
ータブロック３１ （１）と第２のコンパレータブロ
ック３（２）の２つのコンパレータブロックをアクティ
ブ状態にするのは、電圧範囲検相回路５の検出精度か余
り高くなく、電圧範囲検出回路５が第２の電圧範囲■と
判断したケースであっても入力電圧Ｖｉｎが第２の電圧
範囲■よりも稍高いという場合があり得るので、−数構
出信号を発すべきコンパレータが自己が属するコンパレ
ータブロック２の電源が切れているため一致検出信号を
発生し得すＡ／Ｄ変換が為されないという事態を絶対に
避けるためである。
尚、入力電圧Ｖｉｎがどの電圧範囲のときにどのコンパ
レータブロックがアクティブにされるかは第２図によっ
て示されている。
レータブロックがアクティブにされるかは第２図によっ
て示されている。
尚、制御回路６から出力されるコントロール信号はブリ
エンコーダ３．〜３４に対しても印加され、ブリエンコ
ーダ３．〜３４のうち電圧範囲に対応しないブリエンコ
ーダ３Ｉ〜３４に強制的に特定の値を出力させる役割を
果す。即ち、入力電圧Ｖｉｎが例えば電圧範囲■である
場合には、ブリエンコーダ３２〜３４には一致検出信号
が入る余地は全くないので、このブリエンコーダ３２〜
３４の出力は入力電圧Ｖｉｎが電圧範囲■内の値である
限り、入力電圧Ｖｉｎの値によって変化する可能性はな
くｏｏｏｏｏｏである。そこで、このような場合にはブ
リエンコーダ３□〜３４に入力電圧Ｖｉｎの値に関係な
くｏｏｏｏｏｏを出力させるようにするのである。そし
て、入力電圧Ｖｉｎの値によって出力が変化するコンパ
レータブロック３□については出力を強制しないのであ
る。コントロール信号によって出力が強制されるのはそ
のコントロール信号によって電源を切られたコンパレー
タブロック２と対応したブリエンコーダ３であり、例え
ば電圧範囲が■あるいは■であって従りて第２のコンパ
レータブロック２２（２）、 ７Ｊ３のコンパレータブ
ロック２３ （３）がアクティブにされた状態のとき
は第１のコンパレータブロック２１ （１）、第４の
コンパレータブロック２４ （４）が電源を切られる
が、このときブリエンコーダ３Ｉ、３４がコントロール
信号によって出力を強制されることになる。
エンコーダ３．〜３４に対しても印加され、ブリエンコ
ーダ３．〜３４のうち電圧範囲に対応しないブリエンコ
ーダ３Ｉ〜３４に強制的に特定の値を出力させる役割を
果す。即ち、入力電圧Ｖｉｎが例えば電圧範囲■である
場合には、ブリエンコーダ３２〜３４には一致検出信号
が入る余地は全くないので、このブリエンコーダ３２〜
３４の出力は入力電圧Ｖｉｎが電圧範囲■内の値である
限り、入力電圧Ｖｉｎの値によって変化する可能性はな
くｏｏｏｏｏｏである。そこで、このような場合にはブ
リエンコーダ３□〜３４に入力電圧Ｖｉｎの値に関係な
くｏｏｏｏｏｏを出力させるようにするのである。そし
て、入力電圧Ｖｉｎの値によって出力が変化するコンパ
レータブロック３□については出力を強制しないのであ
る。コントロール信号によって出力が強制されるのはそ
のコントロール信号によって電源を切られたコンパレー
タブロック２と対応したブリエンコーダ３であり、例え
ば電圧範囲が■あるいは■であって従りて第２のコンパ
レータブロック２２（２）、 ７Ｊ３のコンパレータブ
ロック２３ （３）がアクティブにされた状態のとき
は第１のコンパレータブロック２１ （１）、第４の
コンパレータブロック２４ （４）が電源を切られる
が、このときブリエンコーダ３Ｉ、３４がコントロール
信号によって出力を強制されることになる。
（Ｈ，発明の効果）
以上に述べたように、本発明全並列型Ａ／Ｄコンバータ
は、コンパレータ群が複数のコンパレータブロックに分
割され、入力電圧の現在値が入力電圧の最大値と最小値
の間を分けて得たいくつかの電圧範囲のうちのどれにあ
たるかを検出する電圧範囲検出回路と、該電圧範囲検出
回路の検出結果に基づいて動作させる必要性のないコン
パレータブロックの電源を切る制御回路が設けられてな
ることを特徴とするものである。
は、コンパレータ群が複数のコンパレータブロックに分
割され、入力電圧の現在値が入力電圧の最大値と最小値
の間を分けて得たいくつかの電圧範囲のうちのどれにあ
たるかを検出する電圧範囲検出回路と、該電圧範囲検出
回路の検出結果に基づいて動作させる必要性のないコン
パレータブロックの電源を切る制御回路が設けられてな
ることを特徴とするものである。
従って、本発明全並列型Ａ／Ｄコンバータによれば、動
作させる必要性のないコンパレータブロックは電源の供
給が停止されるので電力を消費しない。依って、その分
消費電力が減少するのである。
作させる必要性のないコンパレータブロックは電源の供
給が停止されるので電力を消費しない。依って、その分
消費電力が減少するのである。
図面は本発明全並列型Ａ／Ｄコンバータの一つの実施例
を示すもので、第１図は回路ブロック図、第２図は入力
電圧・電圧範囲・コンパレータブロック間の関係及び各
電圧範囲に対してアクティブになるコンパレータブロッ
クを示す関係図である。 符号の説明 １・・・コンパレータ群、 ２１〜２４ ・・・コンパレータブロック、３Ｉ〜３４
・・・エンコーダ、 ５・・・電圧範囲検出回路、 ６・・・制御回路。 ｌｓｉ係図 第２図
を示すもので、第１図は回路ブロック図、第２図は入力
電圧・電圧範囲・コンパレータブロック間の関係及び各
電圧範囲に対してアクティブになるコンパレータブロッ
クを示す関係図である。 符号の説明 １・・・コンパレータ群、 ２１〜２４ ・・・コンパレータブロック、３Ｉ〜３４
・・・エンコーダ、 ５・・・電圧範囲検出回路、 ６・・・制御回路。 ｌｓｉ係図 第２図
Claims (1)
- （１）ディジタル信号に変換されるべき入力電圧と互い
に異なる比較電圧とを比較する多数のコンパレータから
なる一つのコンパレータ群と、上記コンパレータ群の出
力に応じたディジタル信号を出力するエンコーダと、を
少なくとも備えた全並列型Ａ／Ｄコンバータにおいて、
上記コンパレータ群が複数のコンパレータブロックに分
割され、入力電圧の現在値が入力電圧の最大値と最小値
の間を分けて得たいくつかの電圧範囲のうちのどれにあ
るかを検出する電圧範囲検出回路と、該電圧範囲検出回
路の検出結果に基づいて動作させる必要性のないコンパ
レータブロックの電源を切る制御回路が設けられてなる
ことを特徴とする全並列型Ａ／Ｄコンバータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29664187A JPH01137832A (ja) | 1987-11-25 | 1987-11-25 | 全並列型ａ／ｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29664187A JPH01137832A (ja) | 1987-11-25 | 1987-11-25 | 全並列型ａ／ｄコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01137832A true JPH01137832A (ja) | 1989-05-30 |
Family
ID=17836165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29664187A Pending JPH01137832A (ja) | 1987-11-25 | 1987-11-25 | 全並列型ａ／ｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137832A (ja) |
Cited By (8)
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| JPH07193509A (ja) * | 1993-11-04 | 1995-07-28 | Tektronix Inc | サーモメータ・バイナリ・エンコード方法 |
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-
1987
- 1987-11-25 JP JP29664187A patent/JPH01137832A/ja active Pending
Patent Citations (2)
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