JPH04355517A - コンパンダ回路 - Google Patents
コンパンダ回路Info
- Publication number
- JPH04355517A JPH04355517A JP3155343A JP15534391A JPH04355517A JP H04355517 A JPH04355517 A JP H04355517A JP 3155343 A JP3155343 A JP 3155343A JP 15534391 A JP15534391 A JP 15534391A JP H04355517 A JPH04355517 A JP H04355517A
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- JP
- Japan
- Prior art keywords
- circuit
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- converter
- output
- compander
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
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Landscapes
- Analogue/Digital Conversion (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はコンパンダ回路に関し、
特に乗算型Ｄ／Ａコンバータを有するコンパンダ回路に
関する。
特に乗算型Ｄ／Ａコンバータを有するコンパンダ回路に
関する。
【０００２】
【従来の技術】従来のコンパンダ回路は、図５に示すよ
うに整流・平滑回路１１と、この整流・平滑回路１１の
出力信号と入力信号ＩＮとのアナログ乗算を行うΔＧセ
ル１２と呼ばれる回路から構成されている。このうちΔ
Ｇセル１２にはバイポーラトランジスタを用いており、
バイポーラトランジスタの持つエミッタ・ベース間電圧
対コレクタ電流特性等のデバイス特性を使って乗算機能
を実現していた。
うに整流・平滑回路１１と、この整流・平滑回路１１の
出力信号と入力信号ＩＮとのアナログ乗算を行うΔＧセ
ル１２と呼ばれる回路から構成されている。このうちΔ
Ｇセル１２にはバイポーラトランジスタを用いており、
バイポーラトランジスタの持つエミッタ・ベース間電圧
対コレクタ電流特性等のデバイス特性を使って乗算機能
を実現していた。
【０００３】
【発明が解決しようとする課題】この構成ではデバイス
のばらつきによりコンパンダのクロスポイントのずれが
多く現れ、更に入出力特性の絶対値がずれたりするとい
う問題がある。又、バイポーラトランジスタ構成に限定
され、ＭＯＳトランジスタやＪ−ＦＥＴ等の半導体装置
では実現し難いという問題がある。本発明の目的は、バ
イポーラトランジスタ構成に限定されることなく、ＭＯ
ＳトランジスタやＪ−ＦＥＴ等の半導体装置での実現を
可能にしたコンパンダ回路を提供することにある。
のばらつきによりコンパンダのクロスポイントのずれが
多く現れ、更に入出力特性の絶対値がずれたりするとい
う問題がある。又、バイポーラトランジスタ構成に限定
され、ＭＯＳトランジスタやＪ−ＦＥＴ等の半導体装置
では実現し難いという問題がある。本発明の目的は、バ
イポーラトランジスタ構成に限定されることなく、ＭＯ
ＳトランジスタやＪ−ＦＥＴ等の半導体装置での実現を
可能にしたコンパンダ回路を提供することにある。
【０００４】
【課題を解決するための手段】本発明のコンパンダ回路
は、アナログ入力とディジタル入力との乗算を行う第１
及び第２の乗算型Ｄ／Ａコンバータと、整流回路と、平
滑回路ト、アップ・ダウンカウンタと、コンパレータと
を有しており、整流回路及び平滑回路を通した入力信号
と第１の乗算型Ｄ／Ａコンバータに入力された基準入力
の出力信号とをコンパレータで比較し、その出力をアッ
プ・ダウンカウンタに入力し、このカウンタ出力を第１
及び第２の乗算型Ｄ／Ａコンバータのディジタル入力と
し、第２の乗算型Ｄ／Ａコンバータのアナログ入力とデ
ィジタル入力との乗算を行い出力するように構成する。
は、アナログ入力とディジタル入力との乗算を行う第１
及び第２の乗算型Ｄ／Ａコンバータと、整流回路と、平
滑回路ト、アップ・ダウンカウンタと、コンパレータと
を有しており、整流回路及び平滑回路を通した入力信号
と第１の乗算型Ｄ／Ａコンバータに入力された基準入力
の出力信号とをコンパレータで比較し、その出力をアッ
プ・ダウンカウンタに入力し、このカウンタ出力を第１
及び第２の乗算型Ｄ／Ａコンバータのディジタル入力と
し、第２の乗算型Ｄ／Ａコンバータのアナログ入力とデ
ィジタル入力との乗算を行い出力するように構成する。
【０００５】
【作用】この構成によれば、整流回路へ信号を入力させ
る整流平滑用入力端子を第２の乗算型Ｄ／Ａコンバータ
の入力端子に接続してエキスパンダ回路を構成し、整流
平滑用入力端子を第２の乗算型Ｄ／Ａコンバータの出力
端子に接続してコンプレッサ回路を構成する。
る整流平滑用入力端子を第２の乗算型Ｄ／Ａコンバータ
の入力端子に接続してエキスパンダ回路を構成し、整流
平滑用入力端子を第２の乗算型Ｄ／Ａコンバータの出力
端子に接続してコンプレッサ回路を構成する。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック構成図であり、
夫々アナログ入力とディジタル入力との乗算を行ってア
ナログ信号に変換する第１及び第２の乗算型Ｄ／Ａコン
バータ２，３と、整流回路６、平滑回路７、コンパレー
タ５及びアップ・ダウンカウンタ４によって構成されて
いる。整流平滑用入力端子ＲＥＣＴからの信号は整流・
平滑回路６，７により直流電圧に変換され、この電圧信
号はアナログ基準入力端子ＲＥＦに入力される基準入力
とアップ・ダウンカウンタ４の出力結果のディジタル信
号との乗算を行う第１の乗算型Ｄ／Ａコンバータ２の出
力信号と比較される。この比較はコンパレータ５で行い
、コンパレータ５の出力の状態によりアップ・ダウンカ
ウンタ４のアップ或いはダウンのモードを制御する。 このアップ・ダウンカウンタ４の出力信号は前記第１の
乗算型Ｄ／Ａコンバータ２に入力されると同時にアナロ
グ入力端子ＩＮからの入力信号との乗算を行うための第
２の乗算型Ｄ／Ａコンバータ３のディジタル入力側に接
続する。そして、出力は乗算型Ｄ／Ａコンバータ３に接
続された出力端子ＯＵＴから取り出す。
る。図１は本発明の一実施例のブロック構成図であり、
夫々アナログ入力とディジタル入力との乗算を行ってア
ナログ信号に変換する第１及び第２の乗算型Ｄ／Ａコン
バータ２，３と、整流回路６、平滑回路７、コンパレー
タ５及びアップ・ダウンカウンタ４によって構成されて
いる。整流平滑用入力端子ＲＥＣＴからの信号は整流・
平滑回路６，７により直流電圧に変換され、この電圧信
号はアナログ基準入力端子ＲＥＦに入力される基準入力
とアップ・ダウンカウンタ４の出力結果のディジタル信
号との乗算を行う第１の乗算型Ｄ／Ａコンバータ２の出
力信号と比較される。この比較はコンパレータ５で行い
、コンパレータ５の出力の状態によりアップ・ダウンカ
ウンタ４のアップ或いはダウンのモードを制御する。 このアップ・ダウンカウンタ４の出力信号は前記第１の
乗算型Ｄ／Ａコンバータ２に入力されると同時にアナロ
グ入力端子ＩＮからの入力信号との乗算を行うための第
２の乗算型Ｄ／Ａコンバータ３のディジタル入力側に接
続する。そして、出力は乗算型Ｄ／Ａコンバータ３に接
続された出力端子ＯＵＴから取り出す。
【０００７】この構成によれば、図２のように、アナロ
グ入力端子ＩＮと整流平滑用入力端子ＲＥＣＴとを共通
接続し、基準入力端子ＲＥＦに基準電圧ＶＲを印加する
。これにより、アナログ入力信号は整流、平滑され、第
１の乗算型Ｄ／Ａコンバータ２の出力と比較され、その
結果が第１の乗算型Ｄ／Ａコンバータ２にフィードバッ
クされる。これにより、アナログ入力信号に応じた変化
をトラッキングでき、又フィードバックされるアップ・
ダウンカウンタ４の出力を第２の乗算型Ｄ／Ａコンバー
タ３に入力すれば、第２の乗算型Ｄ／Ａコンバータ３の
出力からはアナログ入力信号の二乗の結果が得られ、伸
張、即ちエキスパンダ動作を行う。同様に図３のように
、出力端子ＯＵＴを整流平滑用入力端子ＲＥＣＴに接続
すれば、アナログ入力端子ＩＮからの信号に対し、出力
端子ＯＵＴからは√２乗の特性が得られ、圧縮、即ちコ
ンプレッサの特性となる。このように、各端子間の接続
を変えることで、エキスパンダ動作とコンプレッサ動作
を行うコンパンダが実現できる。
グ入力端子ＩＮと整流平滑用入力端子ＲＥＣＴとを共通
接続し、基準入力端子ＲＥＦに基準電圧ＶＲを印加する
。これにより、アナログ入力信号は整流、平滑され、第
１の乗算型Ｄ／Ａコンバータ２の出力と比較され、その
結果が第１の乗算型Ｄ／Ａコンバータ２にフィードバッ
クされる。これにより、アナログ入力信号に応じた変化
をトラッキングでき、又フィードバックされるアップ・
ダウンカウンタ４の出力を第２の乗算型Ｄ／Ａコンバー
タ３に入力すれば、第２の乗算型Ｄ／Ａコンバータ３の
出力からはアナログ入力信号の二乗の結果が得られ、伸
張、即ちエキスパンダ動作を行う。同様に図３のように
、出力端子ＯＵＴを整流平滑用入力端子ＲＥＣＴに接続
すれば、アナログ入力端子ＩＮからの信号に対し、出力
端子ＯＵＴからは√２乗の特性が得られ、圧縮、即ちコ
ンプレッサの特性となる。このように、各端子間の接続
を変えることで、エキスパンダ動作とコンプレッサ動作
を行うコンパンダが実現できる。
【０００８】図４は本発明の他の実施例のブロック構成
図であり、図１の構成にサンプルホールド回路８と制御
回路９を付加してコンパンダ回路１′を構成したもので
ある。この構成では、整流平滑後の信号をサンプルホー
ルド回路８でサンプルホールドしてコンパレータ５に入
力する。又、制御回路９はアップ・ダウンカウンタ４の
出力をラッチしたり、ラッチのタイミングを生成したり
する。そして、この制御回路９の出力を第１及び第２の
乗算型Ｄ／Ａコンバータ２，３のディジタル入力として
いる。この例では、アナログ入力信号が急に変化した場
合でも、サンプルホールド回路８及び制御回路９である
時点でのデータを保持できるため、コンパンダの誤差を
小さくでき、ドリフト等の効果が低減できる。
図であり、図１の構成にサンプルホールド回路８と制御
回路９を付加してコンパンダ回路１′を構成したもので
ある。この構成では、整流平滑後の信号をサンプルホー
ルド回路８でサンプルホールドしてコンパレータ５に入
力する。又、制御回路９はアップ・ダウンカウンタ４の
出力をラッチしたり、ラッチのタイミングを生成したり
する。そして、この制御回路９の出力を第１及び第２の
乗算型Ｄ／Ａコンバータ２，３のディジタル入力として
いる。この例では、アナログ入力信号が急に変化した場
合でも、サンプルホールド回路８及び制御回路９である
時点でのデータを保持できるため、コンパンダの誤差を
小さくでき、ドリフト等の効果が低減できる。
【０００９】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタのプロセスに限定されることなく、あら
ゆる半導体プロセスに対応できる。又、２個の乗算型の
Ｄ／Ａコンバータ、カウンタ、整流平滑回路等を全て１
チップ上に構成でき、且つＬＳＩ化に適した構成ができ
るという利点がある。
ラトランジスタのプロセスに限定されることなく、あら
ゆる半導体プロセスに対応できる。又、２個の乗算型の
Ｄ／Ａコンバータ、カウンタ、整流平滑回路等を全て１
チップ上に構成でき、且つＬＳＩ化に適した構成ができ
るという利点がある。
【図１】本発明のコンパンダの一実施例のブロック回路
図である。
図である。
【図２】図１の回路をエキスパンダ回路として構成した
状態の回路図である。
状態の回路図である。
【図３】図１の回路をコンプレッサ回路として構成した
状態の回路図である。
状態の回路図である。
【図４】本発明の他の実施例のブロック回路図である。
【図５】従来のコンパンダの一例を示すブロック回路図
である。
である。
１ コンパンダ回路
６ 整流回路２ 第１の乗算型Ｄ／Ａコ
ンバータ ７ 平滑回路３ 第２の乗算
型Ｄ／Ａコンバータ ８ サンプルホール
ド回路 ４ アップ・ダウンカウンタ
９ 制御回路５ コンパレータ
６ 整流回路２ 第１の乗算型Ｄ／Ａコ
ンバータ ７ 平滑回路３ 第２の乗算
型Ｄ／Ａコンバータ ８ サンプルホール
ド回路 ４ アップ・ダウンカウンタ
９ 制御回路５ コンパレータ
Claims (2)
- 【請求項１】 アナログ入力とディジタル入力との乗
算を行う第１及び第２の乗算型Ｄ／Ａコンバータと、整
流回路と、平滑回路ト、アップ・ダウンカウンタと、コ
ンパレータとを有し、前記整流回路及び平滑回路を通し
た入力信号と、前記第１の乗算型Ｄ／Ａコンバータに入
力された基準入力の出力信号とを前記コンパレータで比
較し、その出力を前記アップ・ダウンカウンタに入力し
、このカウンタ出力を前記第１及び第２の乗算型Ｄ／Ａ
コンバータのディジタル入力とし、前記第２の乗算型Ｄ
／Ａコンバータのアナログ入力とディジタル入力との乗
算を行い出力することを特徴とするコンパンダ回路。 - 【請求項２】 整流回路へ信号を入力させる整流平滑
用入力端子を、第２の乗算型Ｄ／Ａコンバータの入力端
子或いはその出力端子に選択的に接続可能とした請求項
１のコンパンダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155343A JPH04355517A (ja) | 1991-05-31 | 1991-05-31 | コンパンダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155343A JPH04355517A (ja) | 1991-05-31 | 1991-05-31 | コンパンダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355517A true JPH04355517A (ja) | 1992-12-09 |
Family
ID=15603820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155343A Pending JPH04355517A (ja) | 1991-05-31 | 1991-05-31 | コンパンダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633939A (en) * | 1993-12-20 | 1997-05-27 | Fujitsu Limited | Compander circuit |
| US7411456B2 (en) | 2004-08-24 | 2008-08-12 | Matsushita Electric Industrial Co., Ltd. | AGC circuit |
-
1991
- 1991-05-31 JP JP3155343A patent/JPH04355517A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633939A (en) * | 1993-12-20 | 1997-05-27 | Fujitsu Limited | Compander circuit |
| US7411456B2 (en) | 2004-08-24 | 2008-08-12 | Matsushita Electric Industrial Co., Ltd. | AGC circuit |
| US7443242B2 (en) | 2004-08-24 | 2008-10-28 | Matsushita Electric Industrial Co., Ltd. | AGC circuit |
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