JPS59140535U - 浮動小数点方式アナログ・デイジタル変換器 - Google Patents

浮動小数点方式アナログ・デイジタル変換器

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JPS59140535U
JPS59140535U JP3274083U JP3274083U JPS59140535U JP S59140535 U JPS59140535 U JP S59140535U JP 3274083 U JP3274083 U JP 3274083U JP 3274083 U JP3274083 U JP 3274083U JP S59140535 U JPS59140535 U JP S59140535U
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JP
Japan
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analog
digital converter
floating point
digital
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Pending
Application number
JP3274083U
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English (en)
Inventor
石塚　幸平
前田　成道
中川　准一
Original Assignee
株式会社日立製作所
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案による浮動小数点方式Ａ／Ｄ変換器の一
実施例の構成図、第２図は本考案による他の実施例の構
成図、第３図は本考案による浮動小数点方式Ａ／Ｄ変換
器の効果を示す線図である。 １・・・入力端子、２・・・仮数部出力端子、３・・・
指数部出力端子、４・・・可変利得増幅器、５−・・Ａ
／Ｄ変換器、６・・・演算回路、７・・・比較器、８・
・・プログラマ、９・・・Ｄ／Ａ変換器、１０・・・基
準電圧回路、１１・・・出力レジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 可変利得増幅器と上記増幅器の利得を設定するための演
    算回路と上記可変利得増幅器の出力をアナログ・ディジ
    タル変換する変換器よりなる回路において、第１回目の
    アナログ・ディジタル変換後のディジタル値を演算回路
    に入力し、その大きさにより指数部を出力するとともに
    可変利得増幅器の利得を制御し、第２回目のアナログ・
    ディジタル変換を行ない、この出力を仮数部出力とする
    ことを特徴とする浮動小数点方式アナログ・ディジタル
    変換器。
JP3274083U 1983-03-09 1983-03-09 浮動小数点方式アナログ・デイジタル変換器 Pending JPS59140535U (ja)

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JP3274083U JPS59140535U (ja) 1983-03-09 1983-03-09 浮動小数点方式アナログ・デイジタル変換器

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JP3274083U JPS59140535U (ja) 1983-03-09 1983-03-09 浮動小数点方式アナログ・デイジタル変換器

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JPS59140535U true JPS59140535U (ja) 1984-09-19

Family

ID=30163549

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JP3274083U Pending JPS59140535U (ja) 1983-03-09 1983-03-09 浮動小数点方式アナログ・デイジタル変換器

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