JPS61196366U - - Google Patents
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- Publication number
- JPS61196366U JPS61196366U JP7962885U JP7962885U JPS61196366U JP S61196366 U JPS61196366 U JP S61196366U JP 7962885 U JP7962885 U JP 7962885U JP 7962885 U JP7962885 U JP 7962885U JP S61196366 U JPS61196366 U JP S61196366U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- digital
- digital signal
- setting
- analog
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
Description
第１図ａ，ｂはこの考案の一実施例による差引
回路を示すもので、ａはバイナリコードでの設定
論理回路図、ｂは入出力関係を説明する構成図で
ある。第２図ａ，ｂは従来の差引回路を示すもの
で、それぞれ第１図ａ，ｂに対応する論理回路図
と構成図である。 図において、１はバイナリコードでの設定器、
３はＤ／Ａ変換回路、７はデータレジスタ、８は
加算回路、９は、減算回路、１０は出力回路。な
お、図中、同一符号は同一又は相当部分を示す。
回路を示すもので、ａはバイナリコードでの設定
論理回路図、ｂは入出力関係を説明する構成図で
ある。第２図ａ，ｂは従来の差引回路を示すもの
で、それぞれ第１図ａ，ｂに対応する論理回路図
と構成図である。 図において、１はバイナリコードでの設定器、
３はＤ／Ａ変換回路、７はデータレジスタ、８は
加算回路、９は、減算回路、１０は出力回路。な
お、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- バイナリーコードでのデジタル値を設定する設
定手段と、そのデジタル信号から予め定数として
設定したデジタル信号を差し引きする減算手段と
を備え、その減算結果をデジタルアナログ変換し
てアナログ回路にインプツトすることを特徴とす
る差引回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7962885U JPS61196366U (ja) | 1985-05-28 | 1985-05-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7962885U JPS61196366U (ja) | 1985-05-28 | 1985-05-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196366U true JPS61196366U (ja) | 1986-12-08 |
Family
ID=30624720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7962885U Pending JPS61196366U (ja) | 1985-05-28 | 1985-05-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196366U (ja) |
-
1985
- 1985-05-28 JP JP7962885U patent/JPS61196366U/ja active Pending
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