KR102628656B1 - 신경 스파이크 검출 장치 - Google Patents

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Abstract

신경 스파이크 검출 장치가 개시된다. 일 실시예에 따르면, 신경 스파이크 검출 장치는 신경 신호에서 저주파 성분을 제거하고, 상기 저주파 성분이 제거된 신경 신호를 증폭하는 전처리 회로, 상기 전처리 회로의 출력 신호를 임계 신호와 비교하는 비교 회로, 상기 비교 회로의 출력 신호에서 참조 구간 내의 스파이크(spike)들을 하나로 병합하는 병합 회로, 및 상기 병합 회로의 출력 신호에서 펄스의 수를 카운트하는 카운트 회로를 포함한다.

Description

신경 스파이크 검출 장치{APPARATUS FOR DETECTING NEURAL SPIKE}
아래 실시예들은 신경 스파이크 검출 장치에 관한 것이다.
신경과학(neuroscience) 관련 연구의 중요한 측면은 신경 신호의 검출 및 분석이다. 신경 신호는 전기 및 화학 신호를 통해 정보를 처리하고 전송하는, 전기적으로 흥분 가능한 세포와 관련 있다. 전기적인 측면에서, 뉴런이 충분한 자극을 받으면 전압 게이트의(voltage-gated) 이온 채널이 열리며, 신경 신호는 축삭 말단(axon terminal)을 통해 전송된다. 화학적인 측면에서, 활동 전위(action potential)에 따라 축삭 말단에서 전압 게이트의 칼슘 이온 채널이 열리고, 신경 전달 물질이라는 화학 물질이 시냅스로 방출된다. 신경 신호에 담긴 정보는 신호 레벨 보다는 스파이크(spike)의 빈도를 통해 식별될 수 있다.
일 실시예에 따르면, 신경 스파이크 검출 장치는 신경 신호에서 저주파 성분을 제거하고, 상기 저주파 성분이 제거된 신경 신호를 증폭하는 전처리 회로; 상기 전처리 회로의 출력 신호를 임계 신호와 비교하는 비교 회로; 상기 비교 회로의 출력 신호에서 참조 구간 내의 스파이크(spike)들을 하나로 병합하는 병합 회로; 및 상기 병합 회로에서 출력되는 펄스의 수를 카운트하는 카운트 회로를 포함한다.
상기 전처리 회로는 상기 신경 신호에서 상기 저주파 성분을 제거하는 고주파 필터; 및 상기 고주파 필터의 출력 신호를 선형적으로 증폭하는 제1 증폭기를 포함할 수 있다. 상기 제1 증폭기의 입력 신호의 DC 레벨을 조절하여 상기 제1 증폭기의 이득(gain)을 제어하는 제1 이득 제어기를 더 포함할 수 있다. 상기 제1 이득 제어기는 상기 고주파 필터의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함할 수 있다.
상기 전처리 회로는 공정 조건에 따라 변화하는 상기 제1 증폭기의 MOS 임계 전압을 보상하는 공통 바이어스 생성기를 더 포함할 수 있다. 상기 공통 바이어스 생성기는 상기 제1 증폭기의 차동 출력 신호의 평균을 생성하는 평균 생성기; 상기 평균 생성기에 대응하는 오프셋 값을 생성하는 오프셋 생성기; 상기 제1 증폭기의 MOS 임계 전압을 보상하기 위한 보상 값을 생성하는 보상 값 생성기; 및 상기 평균 생성기의 출력 신호, 상기 오프셋 값, 및 상기 보상 값 간의 연산을 수행하여 피드백 신호를 생성하는 연산기를 포함할 수 있고, 상기 피드백 신호는 상기 제1 증폭기의 MOS 임계 전압을 보상하기 위해 상기 제1 증폭기에 공급될 수 있다.
상기 전처리 회로는 상기 제1 증폭기의 출력 신호를 미분하는 미분기; 및 상기 미분기의 출력 신호를 비선형적으로 증폭하는 제2 증폭기를 포함할 수 있다. 상기 제2 증폭기의 입력 신호의 DC 레벨을 조절하여 상기 제2 증폭기의 이득(gain)을 제어하는 제2 이득 제어기를 더 포함할 수 있다. 상기 제2 이득 제어기는 상기 미분기의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함할 수 있다.
상기 비교 회로는 상기 전처리 회로의 출력 신호에 기초하는 동적 신호, 혹은 미리 정해진 레벨을 갖는 정적 신호 중 적어도 하나를 상기 임계 신호로서 생성하는 임계 신호 생성기를 포함할 수 있다.
상기 병합 회로는 클럭 포트를 통해 상기 비교 회로의 출력 신호를 수신하고, 입력 포트를 통해 논리 하이 신호를 수신하는 제1 플립플롭(flip-flop); 적어도 하나의 제2 플립플롭을 포함하고, 상기 적어도 하나의 제2 플립플롭 각각의 리셋 포트를 통해 상기 제1 플립플롭의 출력 신호를 수신하고, 상기 비교 회로의 출력 신호의 첫 번째 상승 에지(rising edge)에 대응하여 리셋 상태에서 해제된 후 클럭 신호에 기초하여 상기 병합 회로의 출력 신호에 상승 에지를 발생시키고, 상기 클럭 신호에 기초하여 상기 참조 구간 이후에 상기 병합 회로의 출력 신호에 하강 에지를 발생시키는 플립플롭 회로; 및 상기 참조 구간 이후에 상기 제1 플립플롭을 리셋하는 리셋 회로를 포함할 수 있다. 상기 플롭플롭 회로는 클럭 신호에 기초하여 상기 참조 구간 이후에 상기 병합 회로의 출력 신호에 상기 하강 에지를 발생시키고, 상기 리셋 회로는 상기 하강 에지에 대응하여 상기 플립플롭을 리셋할 수 있다.
일 실시예에 따르면, 증폭 장치는 증폭기 입력 신호를 증폭하는 증폭기; 및 상기 증폭기 입력 신호의 DC 레벨을 조절하여 상기 증폭기의 이득(gain)을 제어하는 이득 제어기를 포함한다.
상기 증폭 장치는 미분기 입력 신호에서 저주파 성분을 제거하는 미분기를 더 포함할 수 있고, 상기 증폭기 입력 신호는 상기 미분기의 출력 신호에 대응할 수 있다. 상기 이득 제어기는 상기 미분기의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함할 수 있다.
일 실시예에 따르면, 증폭 장치는 증폭기 입력 신호를 증폭하는 증폭기; 및 공정 조건에 따라 변화하는 상기 증폭기의 MOS(metal oxide semiconductor) 임계 전압을 보상하는 공통 바이어스 생성기를 포함한다.
일 실시예에 따르면, 신경 스파이크 검출 장치는 신경 신호에 대응하는 입력 신호에서 참조 구간 내의 스파이크(spike)들을 하나로 병합하는 병합 회로; 및 상기 병합 회로의 출력 신호에서 펄스의 수를 카운트하는 카운트 회로를 포함한다.
도 1은 일 실시예에 따른 신경 스파이크 검출 장치를 나타낸 도면.
도 2는 일 실시예에 따른 증폭기 및 공통 바이어스 생성기를 나타낸 도면.
도 3은 일 실시예에 따른 공통 바이어스 생성기를 나타낸 도면.
도 4는 일 실시예에 따른 평균 생성기를 나타낸 도면.
도 5는 일 실시예에 따른 오프셋 생성기를 나타낸 도면.
도 6은 일 실시예에 따른 보상 값 생성기를 나타낸 도면.
도 7은 일 실시예에 따른 연산기를 나타낸 도면.
도 8은 일 실시예에 따른 고주파 필터, 증폭기 및 이득 제어기를 나타낸 도면.
도 9는 일 실시예에 따른 미분기, 비선형 증폭기 및 이득 제어기를 나타낸 도면.
도 10은 일 실시예에 따른 비선형 증폭기를 나타낸 도면.
도 11은 일 실시예에 따른 미분기를 나타낸 도면.
도 12는 일 실시예에 따른 병합 회로를 나타낸 도면.
도 13은 도 12의 병합 회로에 관한 신호들의 관계를 나타낸 타이밍도.
아래 개시되어 있는 특정한 구조 또는 기능들은 단지 기술적 개념을 설명하기 위한 목적으로 예시된 것으로서, 아래 개시와는 달리 다른 다양한 형태로 실시될 수 있으며 본 명세서의 실시예들을 한정하지 않는다.
제1 또는 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 이해되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일 실시예에 따른 신경 스파이크 검출 장치를 나타낸 도면이다.
도 1을 참조하면, 신경 스파이크 검출 장치(100)는 전처리 회로(110), 비교 회로(120), 병합 회로(130) 및 카운트 회로(140)를 포함한다. 신경 스파이크 검출 장치(100)는 신경 신호(neural signal)에서 스파이크(spike)의 빈도를 검출할 수 있다. 신경 신호는 신호 레벨 보다는 스파이크의 빈도를 통해 정보를 전달하므로, 스파이크의 빈도는 신경 신호에 포함된 정보를 파악하는데 중요한 요소이다.
전처리 회로(110)는 신경 신호에서 저주파 성분을 제거하고, 상기 저주파 성분이 제거된 신경 신호를 증폭하여, 신경 신호를 스파이크 검출에 적합한 상태로 가공할 수 있다. 전처리 회로(110)는 고주파 필터(high pass filter, 111), 증폭기(amplifier, 112) 및 NEO(nonlinear energy operator, 113)를 포함할 수 있다.
고주파 필터(111)는 입력 신호(AINP, AINN)에서 저주파 성분을 제거하고, 증폭기(112)는 저주파 성분이 제거된 입력 신호(AINP, AINN), 즉 입력 신호(IA_IP, IA_IN)을 증폭하여 출력 신호(IA_OP, IA_ON)를 출력한다. 입력 신호(AINP, AINN)는 신경 신호에 대응할 수 있다. 신호(X)의 표기에 있어서, 신호(X_P) 및 신호(X_N)은 각각 차동 신호(differential signal)의 포지티브 성분(positive component) 및 네거티브 성분(negative component)을 나타낸다. 증폭기(112)는 계측 증폭기(instrumentation amplifier)일 수 있으며, 입력 신호(IA_IP, IA_IN)을 선형적으로 증폭할 수 있다.
NEO(113)는 미분기(differentiator) 및 비선형 증폭기(nonlinear amplifier)를 포함할 수 있다. NEO(113)의 구성은 아래에서 다시 설명된다. 미분기는 출력 신호(IA_OP, IA_ON)를 미분하여 출력 신호(IA_OP, IA_ON)에서 저주파 성분을 제거할 수 있고, 비선형 증폭기는 저주파 성분이 제거된 출력 신호(IA_OP, IA_ON)를 증폭할 수 있다. 비선형 증폭기는 저주파 성분이 제거된 출력 신호(IA_OP, IA_ON)를 비선형적으로 증폭할 수 있으며, 증폭기(112)에 의해 증폭된 신호를 더 크게 증폭하는 역할을 할 수 있다. 실시예에 따르면, 증폭기(112) 및 NEO(113)의 비선형 증폭기 중 적어도 하나의 이득(gain)이 DC 레벨 기반으로 제어될 수 있다. 신경 신호는 DC 레벨 보다는 펄스 빈도에 정보를 담고 있으므로, DC 레벨을 제어하여 증폭이 가능하다. 이득 제어는 아래에서 다시 설명된다.
비교 회로(120)는 출력 신호(NEO_OUT) 및 임계 신호(COMP_TH)를 비교한다. 비교 회로(120)는 임계 신호 생성기(121) 및 비교기(122)를 포함할 수 있다. 임계 신호 생성기(121)는 출력 신호(NEO_OUT)에 기초하는 동적 신호, 혹은 미리 정해진 레벨을 갖는 정적 신호 중 적어도 하나를 임계 신호(COMP_TH)로서 생성할 수 있다. 예를 들어, 임계 신호 생성기(121)는 출력 신호(NEO_OUT)을 저주파 필터링(low pass filtering)하여 동적 신호를 생성하거나, 출력 신호(NEO_OUT)에서 피크를 검출하여 동적 신호를 생성할 수 있다. 비교기(122)는 출력 신호(NEO_OUT) 및 임계 신호(COMP_TH)를 비교하여 출력 신호(COMP_OUT)를 출력할 수 있다.
병합 회로(130)는 출력 신호(COMP_OUT)에서 참조 구간(reference interval) 내의 스파이크들을 하나로 병합하고, 출력 신호(SPIKE_OUT)을 출력한다. 제1 참조 구간은 병합 회로(130)에 제공되는 클럭 신호(clock signal)에 기초하여 결정될 수 있다. 미분기의 미분 과정, 혹은 다른 원인에 의해 입력 신호(AINP, AINN) 내 하나의 피크가 출력 신호(COMP_OUT)에서 복수의 피크들로 나타날 수 있다. 병합 회로(130)는 이러한 복수의 피크들을 하나의 피크로 병합함으로써, 피크를 카운트하는 과정에서 발생할 수 있는 오류를 방지할 수 있다.
도 1에 도시된 파형들을 참조하면, 입력 신호(AIN)의 파형은 출렁임으로 나타나는 저주파 성분 및 피크로 나타나는 고주파 성분을 포함한다. 고주파 필터(111)가 입력 신호(AIN)에서 저주파 성분을 제거하고, 증폭기(112)가 저주파 성분이 제거된 입력 신호(AIN)를 증폭하면, 출력 신호(IA_O)가 생성된다. 출력 신호(IA_O)에서 저주파 성분은 억제되어 있고, 피크는 증폭되어 있다.
출력 신호(IA_O)가 미분기 및 비선형 증폭기를 거치면 출력 신호(NEO_OUT)이 된다. 출력 신호(NEO_OUT)에서 저주파 성분은 제거되고, 피크는 더욱 증폭된다. 다만, 출력 신호(IA_O) 내 피크들이 미분되는 과정, 혹은 다른 원인에 의해 출력 신호(IA_O) 내 하나의 피크가 출력 신호(NEO_OUT)에는 복수의 피크들로 나타날 수 있다.
비교기(122)는 출력 신호(NEO_OUT) 및 임계 신호(COMP_TH)를 비교하여 출력 신호(COMP_OUT)를 생성한다. 출력 신호(COMP_OUT)는 디지털 신호에 해당하며, 출력 신호(NEO_OUT)에서 임계 신호(COMP_TH)보다 큰 성분들이 출력 신호(COMP_OUT)에서 논리 하이(logical high)로 나타난다. 출력 신호(COMP_OUT)에서 인접한 펄스들은 실제로 입력 신호(AIN)에서는 하나의 피크이므로, 병합 회로(130)는 인접한 펄스들을 하나의 펄스로 병합하여 출력 신호(SPIKE_OUT)를 출력한다.
카운트 회로(140)는 출력 신호(SPIKE_OUT)에서 펄스의 수를 카운트한다. 카운트 회로(140)는 참조 주기(reference period)에 따라 펄스의 수를 카운트할 수 있다. 참조 주기는 오실레이터(oscillator, 141)에서 출력된 참조 신호(reference signal, CNT_REF)의 주기에 대응할 수 있다. 도 1에 도시된 타이밍도를 참조하면, 참조 신호(CNT_REF)의 주기에 따라 출력 신호(SPIKE_OUT) 내 펄스의 수가 카운트되어 출력 신호(SPIKE_FREQ[:])가 출력된다. 출력 신호(SPIKE_FREQ[:])에 따른 카운트 정보에 기초하여 입력 신호(AINP, AINN) 내 스파이크의 빈도가 검출될 수 있다.
도 2는 일 실시예에 따른 증폭기 및 공통 바이어스 생성기를 나타낸 도면이다.
도 2를 참조하면, 증폭기(210)는 PMOS들(P-channel metal oxide semiconductors, PM1, PM2), NMOS들(N-channel metal oxide semiconductors, NM1, NM2)을 포함한다. 증폭기(210)는 계측 증폭기일 수 있으며, 입력 신호(IA_IP, IA_IN)를 증폭하여 출력 신호(IA_ON, IA_OP)를 생성할 수 있다.
저전력을 위해 증폭기(210)는 낮은 시스템 전압으로 동작할 수 있다. 예를 들어, 노멀 시스템 전압이 1.8(V)인 경우, 증폭기(210)는 0.6(V)의 시스템 전압으로 동작할 수 있다. NMOS들(NM1, NM2)는 출력 신호(IA_ON, IA_OP)의 DC 레벨을 미리 정해진 레벨로 유지하는 역할을 한다. 예를 들어, NMOS들(NM1, NM2)는 출력 신호(IA_ON, IA_OP)의 DC 레벨을 0.3(V) 정도로 유지할 수 있다. 공정 조건(process condition)에 따라 MOS 임계 전압(threshold voltage)에는 일정한 변화가 있을 수 있다. 예를 들어, MOS 임계 전압은 티피컬 조건(typical condition)에 비해 패스트 조건(fast condition)에서 0.1(V) 정도 낮아질 수 있고, 슬로우 조건(slow condition)에서 0.1(V) 정도 높아질 수 있다. 이러한 공정 조건의 변화에 따라 NMOS들(NM1, NM2)은 역할을 제대로 수행하지 못하게 될 수 있다. 이에 따라 증폭기(210)가 증폭에 실패할 수 있다.
공통 바이어스 생성기(220)는 공정 조건에 따라 변화하는 MOS 임계 전압을 보상할 수 있고, 이에 따라 NMOS들(NM1, NM2)은 출력 신호(IA_ON, IA_OP)의 DC 레벨을 미리 정해진 레벨로 유지할 수 있다. 따라서, 증폭기(210)가 주어진 공정 조건에서 입력 신호(IA_IP, IA_IN)를 증폭할 수 있다. 예를 들어, 출력 신호(IA_ON, IA_OP)는 입력 신호(OUTN, OUTP)로서 공통 바이어스 생성기(220)에 공급될 수 있고, 공통 바이어스 생성기(220)는 출력 신호(OUTN, OUTP)에 기초하여 피드백 신호(Vcom)을 생성할 수 있다. 피드백 신호(Vcom)는 증폭기(210)에 공급될 수 있고, 피드백 신호(Vcom)에 따라 증폭기(210)의 MOS 임계 전압에 의한 영향이 보상될 수 있다. 연속적(continuous)이고, 자동적으로 MOS 임계 전압의 영향이 보상됨에 따라, 증폭기(210)는 패스트 조건이나 슬로우 조건과 같은 코너 조건(corner condition)에 강건하게 동작할 수 있다.
도 3은 일 실시예에 따른 공통 바이어스 생성기를 나타낸 도면이다.
도 3을 참조하면, 공통 바이어스 생성기(300)는 평균 생성기(310), 오프셋 생성기(320), 보상 값 생성기(330) 및 연산기(calculator, 340)를 포함한다.
평균 생성기(310)는 입력 신호(OUTP, OUTN)를 수신하고, 입력 신호(OUTP, OUTN)의 평균을 생성하고, 출력 신호(Vcom_raw)를 출력할 수 있다. 평균 생성기(310)의 오프셋이 존재할 수 있으므로, 출력 신호 (Vcom_raw)는 입력 신호(OUTP, OUTN) 이외에 평균 생성기(310)의 오프셋을 포함할 수 있다. 출력 신호(Vcom_raw)는 아래 수학식 1과 같이 나타낼 수 있다.
수학식 1에서 Doff는 평균 생성기(310)의 오프셋을 나타낸다.
오프셋 생성기(320)는 평균 생성기(310)에 대응하는 오프셋(Doff)을 생성한다. 오프셋 생성기(320)는 평균 생성기(310) 내 적어도 일부의 회로 소자에 대응하는 회로 소자를 포함할 수 있으며, 평균 생성기(310) 내 적어도 일부의 회로 소자에 대응하는 회로 소자를 통해 평균 생성기(310)에 대응하는 오프셋(Doff)을 생성할 수 있다.
보상 값 생성기(330)는 공정 조건에 따른 증폭기의 MOS 임계 전압을 보상하기 위한 보상 값(Vth)을 생성할 수 있다. 여기서, 증폭기는 도 2의 증폭기(210)에 대응할 수 있다.
연산기(340)는 출력 신호(Vcom_raw), 오프셋(Doff), 및 보상 값(Vth) 간의 연산을 수행하여 피드백 신호(Vcom)를 생성할 수 있다. 예를 들어, 연산기(340)는 출력 신호(Vcom_raw)에서 오프셋(Doff)를 빼고, 그 결과에 보상 값(Vth)를 더할 수 있다. 피드백 신호(Vcom)는 아래 수학식 2와 같이 나타낼 수 있다.
피드백 신호(Vcom)는 증폭기에 공급될 수 있고, 피드백 신호(Vcom)에 따라 증폭기의 MOS 임계 전압이 보상될 수 있다. 여기서 증폭기는 도 2의 증폭기(210)에 대응할 수 있다.
도 4는 일 실시예에 따른 평균 생성기를 나타낸 도면이다. 도 4를 참조하면, 평균 생성기(400)는 PMOS들(PM3, PM4)을 포함한다. 평균 생성기(400)는 입력 신호(OUTP, OUTN)를 수신하고, 입력 신호(OUTP, OUTN)의 평균을 출력 신호(Vcom_raw)로서 출력할 수 있다. PMOS들(PM3, PM4)의 디멘젼(dimension)은 동일할 수 있다. 예를 들어, PMOS(PM3)의 디멘젼은 PW3/PL3이고, PMOS(PM4)의 디멘젼은 PW4/PL4일 수 있고, 이 때 PW3/PL3 = PW4/PL4가 성립될 수 있다. 여기서 W는 MOS의 폭(width)을 나타내고, L은 MOS의 길이(length)를 나타낸다.
도 5는 일 실시예에 따른 오프셋 생성기를 나타낸 도면이다. 도 5를 참조하면, 오프셋 생성기(500)는 PMOS(PM5)를 포함한다. 오프셋(Doff)은 PMOS(PM5)의 소스 전압(source voltage)에 대응할 수 있다. 예를 들어, PMOS(PM5)의 디멘젼은 PW5/PL5 = PW3/PL3/2 = PW4/PL4/2가 성립될 수 있다. 또한, 오프셋 생성기(500)의 동작 전류(Ic1/2)는 도 4의 평균 생성기(400)의 동작 전류(Ic1)의 절반일 수 있다.
도 6은 일 실시예에 따른 보상 값 생성기를 나타낸 도면이다. 도 6을 참조하면, 보상 값 생성기(600)는 NMOS(NM3)를 포함하며, NMOS(NM3)를 이용하여 보상 값(Vth)을 생성할 수 있다. 보상 값(Vth)은 NMOS(NM3)의 게이트 전압(gate voltage), 혹은 드레인 전압(drain voltage)에 대응할 수 있다. NMOS(NM3)의 디멘젼은 NW3/NL3일 수 있고, 보상 값 생성기(600)는 동작 전류(Ic1/2)에 따라 동작할 수 있다.
도 7은 일 실시예에 따른 연산기를 나타낸 도면이다. 도 7을 참조하면, 연산기(700)는 NMOS들(NM4, NM5, NM6)을 포함한다. NMOS들(NM4, NM5, NM6)의 게이트들에는 출력 신호(Vcom_raw), 오프셋(Doff) 및 보상 값(Vth)이 제공될 수 있고, NMOS(NM4)의 소스 전압 및 NMOS(NM5)의 드레인 전압으로서 피드백 전압(Vcom)이 생성될 수 있다. NMOS(NM4)의 디멘젼이 NW4/NL4, NMOS(NM5)의 디멘젼이 NW5/NL5, NMOS(NM6)의 디멘젼이 NW6/NL6라고 할 때, NW5/NL5 = NW4/NW4가 성립될 수 있고, NW6/NL6 = NW3/NL3가 성립될 수 있다. NW3/NL3는 도 6의 NMOS(NM3)의 디멘젼일 수 있다.
도 8은 일 실시예에 따른 고주파 필터, 증폭기 및 이득 제어기를 나타낸 도면이다.
도 8을 참조하면, 증폭기(820)는 입력 신호(IA_IP, IA_IN)를 증폭하여 출력 신호(IA_OP, IA_ON)를 출력한다. 이득 제어기(830)는 바이어스 전압(bias voltage, VB)을 통해 증폭기(820)의 입력 신호(IA_IP, IA_IN)의 DC 레벨을 조절하여 증폭기(820)의 이득(gain)을 제어할 수 있다. 예를 들어, 이득 제어기(830)는 고주파 필터(810) 내 저항들(R1, R2)에 연결되어, 바이어스 전압을 통해 고주파 필터(810)의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함할 수 있다.
저항비를 통해 증폭 이득을 제어하려는 경우, 고저항을 작은 면적으로 구현하기 위해 슈도 저항(pseudo resistor) 및 스위치의 조합이 이용될 수 있다. 이 경우, 스위치와 슈도 저항 자체의 누설(leakage)과 공정 코너에 따른 성능 변화로 실제 이득 제어를 구현하기 어려울 수 있다. 실시예에 따르면, 슈도 저항(pseudo resistor) 및 스위치와 같은 소자를 사용하지 않고, 증폭기(820)의 입력 신호(IA_IP, IA_IN)의 DC 레벨을 조절함으로써, 증폭 이득을 제어할 수 있다.
도 9는 일 실시예에 따른 미분기, 비선형 증폭기 및 이득 제어기를 나타낸 도면이다.
도 9를 참조하면, 비선형 증폭기(920)는 입력 신호(NA_INP, NA_INN)를 증폭하여 출력 신호(NA_OUT)를 출력한다. 이득 제어기(930)는 미분기(910)의 참조 전압(VREF)을 통해 비선형 증폭기(920)의 입력 신호(NA_INP, NA_INN)의 DC 레벨을 조절하여 증폭기(920)의 이득(gain)을 제어할 수 있다. 예를 들어, 이득 제어기(830)는 미분기(910)의 참조 전압(VREF)을 통해 미분기(910)의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함할 수 있다.
도 10은 일 실시예에 따른 비선형 증폭기를 나타낸 도면이다. 도 10을 참조하면, 비선형 증폭기(1000)는 PMOS들(PM51 내지 PM56) 및 NMOS들(NM51 내지 NM54)을 포함하며, 입력 신호(NA_INN, NA_INP)를 증폭하여 출력 신호(NA_OUT)를 출력한다. 도 11은 일 실시예에 따른 미분기를 나타낸 도면이다. 도 11을 참조하면, 미분기(1100)는 PMOS들(PM41 내지 PM49), NMOS들(NM41 내지 NM48) 및 커패시터들(CDIFF)을 포함하며, 입력 신호(DIFF_INP, DIFF_INN)를 미분하여 출력 신호(DIFF_OP, DIFF_ON)를 출력한다. 미분기(910)의 출력 전압의 DC 레벨은 NMOS들(NM46, NM47)의 게이트에 걸리는 참조 전압(VREF)을 통해 조절될 수 있다.
도 12는 일 실시예에 따른 병합 회로를 나타낸 도면이다.
도 12를 참조하면, 병합 회로(1200)는 플립플롭(flip-flop, 1210), 플립플롭 회로(1220) 및 리셋 회로(reset circuit, 1230)를 포함한다. 병합 회로(1200)는 입력 신호(COMP_OUT)에서 참조 구간 내의 스파이크들을 하나로 병합할 수 있다.
플립플롭(1210)은 클럭 포트를 통해 입력 신호(COMP_OUT)를 수신하고, 입력 포트(D)를 통해 논리 하이 신호(H)를 수신한다. 입력 신호(COMP_OUT)는 도 1의 비교기(122)의 출력 신호(COMP_OUT), 혹은 신경 신호에 대응할 수 있다.
플립플롭 회로(1220)는 플립플롭들(1221, 1222, 1223)을 포함한다. 플립플롭들(1221, 1222, 1223) 각각은 리셋 포트를 통해 플립플롭(1210)의 출력 신호를 수신하고, 입력 신호(COMP_OUT)의 첫 번째 상승 에지(rising edge)에 대응하여 리셋 상태에서 해제된다. 플립플롭들(1221, 1222, 1223)이 리셋 상태에서 해제된 후 클럭 신호(CLK)에 상승 에지가 발현되면 출력 신호(SPIKE_OUT)에 상승 에지가 발생한다.
도 8에서 플립플롭 회로(1220)에 포함된 플립플롭의 수는 하나의 예시이며, 플립플롭 회로(1220)는 다양한 수의 플립플롭을 포함할 수 있다. 또한, 도 8에는 도시되어 있지 않으나, 플립플롭 회로(1220)는 플립플롭들을 연결하거나, 플립플롭들 사이의 연결을 해제하기 위한 스위치를 포함할 수 있다. 따라서, 스위치 제어를 통해 분주에 참여하는 플립플롭의 수가 결정될 수 있다.
출력 신호(SPIKE_OUT)에 상승 에지가 발생 이후에, 참조 구간이 경과하면 출력 신호(SPIKE_OUT)에 하강 에지가 발생한다. 참조 구간은 분주에 참여하는 플립플롭의 수 및 클럭 신호(CLK)에 기초하여 결정될 수 있다. 예를 들어, 클럭 신호의 주파수가 동일한 경우, 분주에 참여하는 플립플롭의 수가 증가할수록 참조 구간은 길어질 수 있다. 또한, 분주에 참여하는 플립플롭의 수가 동일한 경우, 클럭 신호의 주파수가 작아질수록 참조 구간은 길어질 수 있다. 도 12에서 참조 구간은 클럭 신호(CLK)의 네 클럭에 대응하며, 출력 신호(SPIKE_OUT)에 상승 에지가 발생 이후에, 클럭 신호(CLK)의 네 클럭이 경과하면 출력 신호(SPIKE_OUT)에 하강 에지가 발생한다.
리셋 회로(1230)는 앤드 게이트(AND gate, 1231) 및 인버터(inverter, 1232)를 포함한다. 인버터(1232)는 인버터 입력을 지연시키는 역할을 한다. 리셋 회로(1230)는 출력 신호(SPIKE_OUT)에 하강 에지가 발생하면 플립플롭(1210)을 리셋할 수 있다.
도 13은 도 12의 병합 회로에 관한 신호들의 관계를 나타낸 타이밍도이다. 도 13을 참조하면, 병합 회로의 입력 신호(COMP_OUT)의 상승 에지가 검출된 후 클럭 신호(CLK)의 상승 에지가 발현되면, 병합 회로의 출력 신호(SPIKE_OUT)에 상승 에지가 발생한다. 참조 구간(1310)이 경과한 이후, 보다 상세하게는 참조 구간(1310)이 경과한 이후 클럭 신호(CLK)의 상승 에지가 검출되면, 출력 신호(SPIKE_OUT)에 하강 에지가 발생한다. 도 13에서 입력 신호(COMP_OUT)는 두 개의 펄스들을 포함하지만, 출력 신호(SPIKE_OUT)는 하나의 펄스를 포함한다. 따라서, 참조 구간(1310)에 포함되는 입력 신호(COMP_OUT)의 펄스들은 출력 신호(SPIKE_OUT)의 하나의 펄스로 병합될 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(Arithmetic Logic Unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(Field Programmable Gate Array), PLU(Programmable Logic Unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.

Claims (20)

  1. 신경 신호에서 저주파 성분을 제거하고, 상기 저주파 성분이 제거된 신경 신호를 증폭하는 전처리 회로;
    상기 전처리 회로의 출력 신호를 임계 신호와 비교하는 비교 회로;
    상기 비교 회로의 출력 신호에서 참조 구간 내의 스파이크(spike)들을 하나로 병합하는 병합 회로; 및
    상기 병합 회로에서 출력되는 펄스의 수를 카운트하는 카운트 회로
    를 포함하는 신경 스파이크 검출 장치.
  2. 제1항에 있어서,
    상기 전처리 회로는
    상기 신경 신호에서 상기 저주파 성분을 제거하는 고주파 필터; 및
    상기 고주파 필터의 출력 신호를 선형적으로 증폭하는 제1 증폭기
    를 포함하는, 신경 스파이크 검출 장치.
  3. 제2항에 있어서,
    상기 제1 증폭기의 입력 신호의 DC 레벨을 조절하여 상기 제1 증폭기의 이득(gain)을 제어하는 제1 이득 제어기
    를 더 포함하는, 신경 스파이크 검출 장치.
  4. 제3항에 있어서,
    상기 제1 이득 제어기는 상기 고주파 필터의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함하는, 신경 스파이크 검출 장치.
  5. 제2항에 있어서,
    상기 전처리 회로는
    공정 조건에 따라 변화하는 상기 제1 증폭기의 MOS 임계 전압을 보상하는 공통 바이어스 생성기
    를 더 포함하는, 신경 스파이크 검출 장치.
  6. 제5항에 있어서,
    상기 공통 바이어스 생성기는
    상기 제1 증폭기의 차동 출력 신호의 평균을 생성하는 평균 생성기;
    상기 평균 생성기에 대응하는 오프셋 값을 생성하는 오프셋 생성기;
    상기 제1 증폭기의 MOS 임계 전압을 보상하기 위한 보상 값을 생성하는 보상 값 생성기; 및
    상기 평균 생성기의 출력 신호, 상기 오프셋 값, 및 상기 보상 값 간의 연산을 수행하여 피드백 신호를 생성하는 연산기
    를 포함하고,
    상기 피드백 신호는 상기 제1 증폭기의 MOS 임계 전압을 보상하기 위해 상기 제1 증폭기에 공급되는,
    신경 스파이크 검출 장치.
  7. 제2항에 있어서,
    상기 전처리 회로는
    상기 제1 증폭기의 출력 신호를 미분하는 미분기; 및
    상기 미분기의 출력 신호를 비선형적으로 증폭하는 제2 증폭기
    를 포함하는, 신경 스파이크 검출 장치.
  8. 제7항에 있어서,
    상기 제2 증폭기의 입력 신호의 DC 레벨을 조절하여 상기 제2 증폭기의 이득(gain)을 제어하는 제2 이득 제어기
    를 더 포함하는, 신경 스파이크 검출 장치.
  9. 제8항에 있어서,
    상기 제2 이득 제어기는 상기 미분기의 출력 전압을 조절하는 VDAC(voltage digital to analog converter)를 포함하는, 신경 스파이크 검출 장치.
  10. 제1항에 있어서,
    상기 비교 회로는
    상기 전처리 회로의 출력 신호에 기초하는 동적 신호, 혹은 미리 정해진 레벨을 갖는 정적 신호 중 적어도 하나를 상기 임계 신호로서 생성하는 임계 신호 생성기를 포함하는, 신경 스파이크 검출 장치.
  11. 제1항에 있어서,
    상기 병합 회로는
    클럭 포트를 통해 상기 비교 회로의 출력 신호를 수신하고, 입력 포트를 통해 논리 하이 신호를 수신하는 제1 플립플롭(flip-flop);
    적어도 하나의 제2 플립플롭을 포함하고, 상기 적어도 하나의 제2 플립플롭 각각의 리셋 포트를 통해 상기 제1 플립플롭의 출력 신호를 수신하고, 상기 비교 회로의 출력 신호의 첫 번째 상승 에지(rising edge)에 대응하여 리셋 상태에서 해제된 후 클럭 신호에 기초하여 상기 병합 회로의 출력 신호에 상승 에지를 발생시키고, 상기 클럭 신호에 기초하여 상기 참조 구간 이후에 상기 병합 회로의 출력 신호에 하강 에지를 발생시키는 플립플롭 회로; 및
    상기 참조 구간 이후에 상기 제1 플립플롭을 리셋하는 리셋 회로
    를 포함하는, 신경 스파이크 검출 장치.
  12. 제11항에 있어서,
    상기 플립플롭 회로는
    클럭 신호에 기초하여 상기 참조 구간 이후에 상기 병합 회로의 출력 신호에 상기 하강 에지를 발생시키고,
    상기 리셋 회로는
    상기 하강 에지에 대응하여 상기 플립플롭을 리셋하는,
    신경 스파이크 검출 장치.
  13. 삭제
  14. 삭제
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