JP2006050146A - 受信方法および受信回路 - Google Patents

Abstract

【課題】 高感度および広ダイナミックレンジで動作可能で、かつバースト伝送に対応した受信回路を提供する。
【解決手段】 入力する電流信号をプリアンプ回路２００において電圧信号に変換する際にその変換利得を切り替えて出力データ信号レベルを調整し、該出力データ信号をポストアンプ回路においてオフセット補償回路３０２でオフセット補償する。プリアンプ回路２００では、データ信号のレベル変化を検出してリセット信号を生成し、該生成したリセット信号を出力データ信号と逆極性でそのデータ信号に加算する。ポストアンプ回路３００では、データ信号に加算されたリセット信号を検出し、該検出したリセット信号によりオフセット補償回路３０２をリセットする。
【選択図】 図１

Description

本発明は、光通信方式におけるディジタル信号伝送を行う光受信技術に係り、詳しくは受光素子により光信号を電気信号（電流信号）に変換した後、その電流信号を電圧信号に変換し波形整形・増幅する技術に関するものである。特に本発明は、バーストデータ信号に高速に応答し、微小信号から大信号まで受信でき高感度で広ダイナミックレンジな受信技術に関するものである。具体的には、光加入者伝送システムにおいて局用光終端装置（ＯＬＴ）の構成回路である受信回路として適用されるものである。

光加入者伝送システムにおいて、特に加入者ごとのデータ信号のパケットを時間多重するＰＯＮ（Passive Optical Network）方式においては、加入者ごとに伝送距離が異なるため、局用終端装置においては受信レベルの異なる光信号を受信する必要がある。受信回路においては、この受信レベル差を補償し後段の識別器が識別再生可能な一定レベルの信号を生成する必要がある。

それぞれの受信信号のレベル差を補償する手段として、受信レベルを検出し増幅器の利得を制御する方法と、受信信号のレベルを検出し振幅中心の差、すなわち、オフセットを補償する方法とがある。特に、データ信号のパケット間隔の短いＰＯＮ方式においては、受信レベル差の高速補償が要求されるため、応答速度の速い後者のオフセット補償方式が用いられている。すなわち、このオフセットをキャンセルし高い受信感度を実現するために、オフセット補償回路（ＡＯＣ）が従来用いられてきた（例えば、特許文献１参照）。

従来の受信回路の構成を図１５に示す。１００はフォトダイオード（ＰＤ）、２００Ｂは増幅器２０１と帰還抵抗２０２により電流／電圧変換を行うトランスインピーダンスコア回路が構成されたプリアンプ回路、３００Ｂは増幅器３０１とオフセット補償回路３０２によりデータ信号のオフセット補償を行うポストアンプ回路である。

この受信回路の基本動作の波形図を図１６に示す。プリアンプ回路２００Ｂはフォトダイオード１００によって光／電気変換された電流信号Ｉinを入力し、この入力電流Ｉinを電圧に変換・増幅した電圧信号Ｖout１を出力する。プリアンプ回路２００Ｂにはオフセット補償回路が設けられていないので、受信データ信号にレベル差（振幅差）があるとそのレベルを保持したまま出力する。後段のポストアンプ回路３００Ｂはこの受信データ信号レベルを検出してオフセットを補正し、歪みのない高品質な波形の電圧信号Ｖout２を出力する。具体的には、オフセット補償回路３０２によって受信データ信号のパケットごとに振幅差を検出して振幅中心からの差分を補正し、増幅回路３０１によって信号増幅する。パケットごとにレベル検出を行うために、パケットの直前のタイミングでオフセット補償回路３０２の初期化のための外部リセット信号ＲＳＴ２が入力される。

しかしながら、上記従来回路においては、プリアンプ回路２００Ｂの出力電圧Ｖout１のレベルがパケット内で変動するようなことがあると、オフセット補償回路３０２においてレベル検出誤差が生じ、オフセット補償の精度が悪くなり波形品質の劣化が生じる。特に、プリアンプ回路２００Ｂの入力ダイナミックレンジを広くするために、図１７に示すように帰還抵抗２０２の値を切り替えて利得を切り替えるようにした場合、プリアンプ回路２００Ｂの利得が高利得から低利得に切り替わる時、レベルを検出してから利得切換制御までの回路遅延があると、出力電圧Ｖout１の波形にノッチが生じ、これがレベル検出誤差を引き起こすという問題がある（例えば、非特許文献１参照）。

プリアンプ回路２００Ｂの帰還抵抗２０２の値を切り替えた（ＲＦ１，ＲＦ２，・・・ＲＦｎ）場合の入出力特性を図１８に示す。入力電流Ｉinに対する出力振幅の比が変換利得であるから、図中の傾きが大きいほど高利得で、傾きが緩やかなほど低利得を示している。また利得は帰還抵抗２０２の値に比例しており、高利得を得るためには高抵抗が用いられ、低利得を得るためには低抵抗が用いられる。

図１９に帰還抵抗２０２の値が切り替わる場合の動作波形例を示した。プリアンプ回路２００Ｂが最大利得（帰還抵抗２０２の抵抗値がＲＦ１）で電流信号Ｉinを待ち受けている場合、その入力電流Ｉinが十分大きいと低利得（帰還抵抗２０２の抵抗値がＲＦ２）に切り替わる。この時、切替制御回路（図示せず）の回路遅延により利得の切替遅延が生じ、プリアンプ回路２００Ｂの出力電圧Ｖout１は信号先頭部に抵抗値ＲＦ１に相当した利得で増幅された大きな振幅の出力が出てしまう。オフセット補償回路３０２はこの突出した先頭ビットのレベルを検出レベルとして検出してしまうため、抵抗値ＲＦ２に相当した出力信号レベルを検出できない。この場合、オフセット補償回路３０２が検出するオフセットが正常値からずれてしまう。従って、ポストアンプ回路３００Ｂの出力電圧Ｖout２では、先頭ビットの信号レベルに対応したオフセット補償がなされることになるため、抵抗値ＲＦ２に相当した信号レベル部では、正常な波形出力が得られず、歪み劣化した波形となってしまう。

特に、高速動作では信号速度に対する回路遅延時間が大きくなるため、この影響が相対的に大きくなるという問題がある。すなわち、従来、受信レベルの異なるパケットデータ信号を受信するには、高速にオフセット補償をする必要があり、さらに高感度および広ダイナミックレンジ化にはプリアンプ回路２００Ｂの利得を切り替える必要があるが、動作速度の高速化に伴い波形のレベル変動が生じてしまい、ポストアンプ回路３００Ｂのオフセット補償回路３０２のオフセット補償誤差を引き起こし、このため波形劣化が生じ伝送特性が劣化するという問題があった。

特許２６５６７３４号公報 野上、野田、加藤、田上 著 「１．２５Ｇbit/sバースト光受信器の開発」、電子情報通信学会総合大会、予稿集、２００３年、Ｂ−１０−８７

上記のように、従来のバースト伝送対応の受信回路では、入力信号のダイナミックレンジを広くしようとした場合、プリアンプ回路の利得を切り替えることが行われるが、高速動作に伴い切替制御回路の遅延時間によりレベル変動が生じ、後段のポストアンプ回路のレベル検出誤差を引き起こしてしまいオフセットを正確に補正できないため、波形歪みが生じ感度劣化を生じせしめるという問題を有する。

本発明の目的は以上の問題を解決し、高感度および広ダイナミックレンジで動作可能で、かつバースト伝送に対応した受信方法および受信回路を提供することにある。

請求項１にかかる発明の受信方法は、入力する電流信号をプリアンプ回路において電圧信号に変換する際にその変換利得を切り替えて出力データ信号レベル（信号強度）を調整し、該出力データ信号をポストアンプ回路においてオフセット補償回路でオフセット補償する受信方法において、前記プリアンプ回路では、前記出力データ信号のレベル変化を検出してリセット信号を生成し、該生成したリセット信号を前記出力データ信号と逆極性で前記出力データ信号に加算し、前記ポストアンプ回路では、前記出力データ信号に加算された前記リセット信号を検出し、該検出したリセット信号により前記オフセット補償回路をリセットするようにしたことを特徴とする。

請求項２にかかる発明は、入力する電流信号を電圧信号に変換し該変換利得が可変の増幅器を有するプリアンプ回路と、該プリアンプ回路の出力データ信号を入力して該出力データ信号用のオフセット補償信号を出力するオフセット補償回路を有するポストアンプ回路とからなる受信回路において、前記プリアンプ回路は、前記増幅器の出力データ信号レベル（信号強度）変化を検出するレベル検出回路と、該レベル検出回路が前記レベル変化を検出するとリセット信号を生成するリセット信号生成回路と、該リセット信号生成回路で生成されたリセット信号を前記増幅器の出力データ信号に該出力データ信号の逆極性で加算する加算部とを具備し、前記ポストアンプ回路は、前記プリアンプ回路からの出力データ信号を入力して前記リセット信号を検出し前記オフセット補償回路をリセットするリセット信号検出回路を具備することを特徴とする。

請求項３にかかる発明は、請求項２に記載の受信回路において、前記プリアンプ回路および前記ポストアンプ回路を差動型の回路とし、前記プリアンプ回路から出力される差動の出力データ信号に加算される前記リセット信号を差動信号としたことを特徴とする。

請求項４にかかる発明は、請求項２又は３に記載の受信回路において、前記プリアンプ回路の前記レベル検出回路は、前記増幅器の出力レベルの変化を検出するコンパレータからなり、前記プリアンプ回路の前記リセット信号生成回路は、前記コンパレータの出力信号と前記コンパレータの出力信号を遅延回路で遅延した信号とを入力して前記遅延回路の遅延時間に相当するパルス幅のリセット信号を生成するＮＡＮＤ回路とからなる、ことを特徴とする。

請求項５にかかる発明は、請求項４に記載の受信回路において、前記レベル検出回路の前記コンパレータを、同一もしくは異なった比較基準値をもつ複数のコンパレータに置き換え、前記リセット信号生成回路を、前記遅延回路と前記ＮＡＮＤ回路を１組とし前記複数のコンパレータの数に対応した複数組の回路と、該複数組の回路の各ＮＡＮＤ回路の出力を入力し前記リセット信号を出力するＯＲ回路とから構成した回路と、に置き換えたことを特徴とする。

請求項６にかかる発明は、請求項２乃至５のいずれか１つに示す受信回路において、前記プリアンプ回路の前記加算部は、前記増幅器からの出力データ信号と該出力データ信号と逆極性の信号が出力されるように設定された電位の一方を選択するセレクタからなり、該セレクタは前記リセット信号生成回路からリセット信号が出力することにより、前記設定された電位を選択して出力することを特徴とする。

請求項７にかかる発明は、請求項２に記載の受信回路において、前記ポストアンプ回路の前記リセット信号検出回路は、前記プリアンプ回路の出力データ信号を、該出力データ信号の“０”符号の電位より低い閾値と比較するコンパレータからなることを特徴とする。

請求項８にかかる発明は、請求項３に記載の受信回路において、前記ポストアンプ回路の前記リセット信号検出回路は、オフセットが設定されたオペアンプからなり、該オペアンプの一方の入力端子に入力する正論理のデータ信号と他方の入力端子に入力する負論理のデータ信号とを比較することにより、前記プリアンプ回路からの前記出力データ信号に加算されているリセット信号を検出することを特徴とする。

本発明によれば、ディジタル伝送システムの受信回路において、高感度および広ダイナミックレンジかつバーストデータ信号に対応した高速応答が可能となる。これにより高価なＡＰＤ（アバランシェフォトダイオード）を用いずに高感度な特性が得られるため伝送装置の低コスト化が可能となる。特に、バーストデータ信号に対応することができるため、光アクセスシステムにおいて有効である。

図１に本発明の受信回路の原理構成の回路図を示す。受信回路は、利得切替機能を備えたプリアンプ回路２００と、オフセット補償機能を備えたポストアンプ回路３００とから構成される。

プリアンプ回路２００は、増幅器２０１と帰還抵抗２０２により電流信号を電圧信号に変換するトランスインピーダンスアンプコア回路が構成され、さらに増幅器２０１の出力電圧Ｖcoreのレベル変化を検出するレベル検出回路２０３、そのレベル検出回路２０３がレベル変化を検出するごとに内部リセット信号（利得切替通知信号）ＲＳＴ１を生成するリセット信号生成回路２０４を備え、その内部リセット信号ＲＳＴ１はプリアンプ回路２００の出力データ信号にその出力データ信号と反対の極性で加算部（バッファ回路）２０５において加算され、ポストアンプ回路３００に送られる。なお、変換利得切替は帰還抵抗２０２の抵抗値を切り替えることにより行われるが、そのための切替制御信号にはレベル検出信号２０３の出力を用いることができる。

ポストアンプ回路３００は、増幅器３０１とオフセット補償回路３０２の他に内部リセット信号ＲＳＴ１を検出するリセット信号検出回路を備え、そのリセット信号検出回路３０３で検出したリセット信号ＲＳＴ３により、オフセット補償回路３０２をリセットする。なお、オフセット補償回路３０２は外部リセット信号ＲＳＴ２によってもリセットされる。

本構成によれば、プリアンプ回路２００で利得の切り替えが行われ増幅器２０１の出力電圧Ｖcoreのレベルが変化するごとに、ポストアンプ回路３００のオフセット補償回路３０２をリセットできるので、利得切替によるデータ信号の波形劣化を改善することができる。

図２に図１の受信回路の動作波形を示す。ここでは、プリアンプ回路２００の入力電流Ｉin、増幅器２０１の出力電圧Ｖcore、プリアンプ回路２００の出力電圧Ｖout１、外部リセット信号ＲＳＴ２、内部リセット信号ＲＳＴ１、オフセット補償電圧Ｖaoc、ポストアンプ回路３００の出力電圧Ｖout２を示した。

データ信号を受信した入力電流Ｉinには、受信回路のセットリングのためのIdle信号が情報伝送のためのDataフレームの前に付けられており、このIdle信号時間内で受信回路は安定化しなければならない。また、このIdle信号時間が短いほど伝送効率は向上するので、高速に応答する受信回路が要求される。プリアンプ回路２００は、初期状態では最大利得（帰還抵抗２０２の抵抗値がＲＦ１）でデータ信号を待ち受けするように設定されており、小さなレベルのデータ信号に対してはそのままの利得で動作するが、データ信号レベルが大きくなった場合は、低利得（帰還抵抗２０２の抵抗値がＲＦ２）に切り替わる。なお、抵抗値はＲＦ２＜ＲＦ１である。

このとき、増幅器２０１の出力電圧Ｖcoreに見られるように、利得切替に動作遅延があると、データ信号の先頭で高利得に対応した振幅の大きなデータ信号を出力してしまうが、このレベル変化をレベル検出回路２０３で検出し、リセット信号生成回路２０４で内部リセット信号ＲＳＴ１を生成して入力データ信号に加算すると、出力電圧Ｖout１は図示の波形となる。このとき、内部リセット信号ＲＳＴ１は、データ信号と同じ極性で加算するとデータ信号との区別がつかなくなるため、データ信号とは逆極性の信号として加算する。

また、後段のポストアンプ回路３００のリセット信号検出回路３０３において、該データ信号に加算した内部リセット信号ＲＳＴ１を取り出して、オフセット補償回路３０２のリセット用とする。このリセット信号ＲＳＴ３は、プリアンプ回路２００の利得切替ごとに検出され、プリアンプ回路２００の利得切替の遅延時間によってレベル変動が生じても、その度ごとにオフセット補償回路３０２のリセットがかけ直される。

従って発明の受信回路によれば、利得切替によりプリアンプ回路２００の出力電圧Ｖout１のレベルが変化しても、後段のポストアンプ回路３００のオフセット補償回路３０２のオフセット補償電圧Ｖaocを利得切替ごとに初期化することが可能なため、広ダイナミックレンジかつ高速応答が可能となる。

図３に、本発明の効果の概要示す。図１５、図１７で説明した従来技術では、入力ダイナミックレンジが広い場合はバーストデータ信号に高速応答できず、バーストデータ信号に高速応答する場合は入力ダイナミックレンジを広くとれなかったが、本発明によれば、バースト伝送に対応した高感度、広ダイナミックレンジな受信回路を提供することができる。

図４に本発明の実施例１の受信回路を示す。図４において、図１で説明したものと同じものには同じ符号を付けた。ここでは、外部リセット信号ＲＳＴ２をレベル検出回路２０３とリセット信号検出回路３０３に入力させている。

図５に、実施例１の受信回路の動作波形を示した。図１５、図１７で説明した従来回路では、プリアンプ回路２００Ｂからポストアンプ回路３００Ｂヘ送られる信号はデータ信号のみであり、ポストアンプ回路３００Ｂのオフセット補償回路３０２用のリセット信号は外部リセット信号ＲＳＴ２のみであった。

一方、本実施例１の受信回路では、利得切替があった場合、図５にあるようにパケットデータ信号の先頭のIdle信号部分に、内部リセット信号ＲＳＴ１がデータ信号と反対の極性で重ね合わされて、プリアンプ回路２００からポストアンプ回路３００ヘ送信される。これによりトランスインピーダンスアンプコア回路の利得切替によりプリアンプ回路２００の出力電圧の振幅レベルが変動しても、オフセット補償回路３０２に再度リセットが掛けられる。

また、本実施例１の受信回路では、レベル検出回路２０３は外部リセット信号ＲＳＴ２を入力することにより、レベル検出動作が初期化される。リセット信号検出回路３０３は外部リセット信号ＲＳＴ２を入力することによってもオフセット補償回路３０２にリセット信号ＲＳＴ３を出力する。

図６に本発明の実施例２の受信回路を示す。本実施例２は、データ信号を差動信号としたもので、これに合わせて、プリアンプ回路２００Ａおよびポストアンプ回路３００Ａを差動回路で構成し、プリアンプ回路２００Ａとポストアンプ回路３００Ａとの間のデータ信号も差動信号としている。さらに、この差動のデータ信号に加算する内部リセット信号ＲＳＴ１も差動信号とする。このように差動信号とすることにより、高速でも雑音の影響を受けにくく安定した信号伝送が可能である。図６において、２０１Ａは差動増幅器、２０２Ａ，２０２Ｂは帰還抵抗、２０３Ａはレベル検出回路、２０４Ａはリセット信号生成回路、２０５Ａは差動型の加算部（バッファ回路）である。また、３０１Ａは差動増幅器、３０２Ａはオフセット補償回路、３０３Ａはリセット信号検出回路である。

図７に本発明の実施例３を示す。本実施例３は、実施例１（図４）におけるプリアンプ回路２００の具体例である。レベル検出回路２０３は外部リセット信号ＲＳＴ２によりリセットされるヒステリシス型のコンパレータ２０３１により構成され、リセット信号生成回路２０４は遅延回路２０４１とＮＡＮＤ回路２０４２により構成され、加算部２０５はセレクタ２０５１により構成されている。セレクタ２０５１はデータ信号又はそのデータ信号と反対極性の電圧Ｖref１を選択する。

図８にその動作波形を示す。コンパレータ２０３１は増幅器２０１の出力電圧Ｖcoreのレベルが所定値より高いときその出力電圧Ｖcmpを高レベルにする。その電圧Ｖcmpは遅延回路２０４１を経由してＮＡＮＤ回路２０４２に入力すると共に直接ＮＡＮＤ回路２０４２に入力し、そのＮＡＮＤ回路２０４２からは遅延回路２０４１の遅延時間に相当するパルス幅の内部リセット信号ＲＳＴ１が生成される。セレクタ２０５１では、内部リセット信号ＲＳＴ１が低レベルのときはデータ信号を選択して出力するが、高レベルのときはデータ信号と反対極性の電圧Ｖref１を選択して出力する。

このようにして、増幅器２０１の出力電圧Ｖcoreのレベルが所定値を超えると、内部リセット信号ＲＳＴ１が生成され、その内部リセット信号ＲＳＴ１の期間だけ、データ信号と反対極性の電圧Vrefが出力される。つまり、データ信号中に内部リセット信号ＲＳＴ１が加算される。

図９、図１０に本発明の実施例４を示す。本実施例４は、利得切替が複数ある場合のプリアンプ回路２００の具体例である。図９は利得切替が大、中、小のように３段切り替えされる場合、図１０はｎ段切り替えされる場合である。図９において、レベル検出回路２０３は２個のヒステリシス型のコンパレータ２０３１１，２０３１２で構成され、リセット信号生成回路２０４は２個の遅延回路２０４１１，２０４１２、２個のＮＡＮＤ回路２０４２１，２０４２２、１個のＯＲ回路２０４３で構成されている。図１０において、レベル検出回路２０３はｎ個のヒステリシス型のコンパレータ２０３１１〜２０３１ｎで構成され、リセット信号生成回路２０４はｎ個の遅延回路２０４１１〜２０４１ｎ、ｎ個のＮＡＮＤ回路２０４２１〜２０４２ｎ、１個のＯＲ回路２０４３で構成されている。

帰還抵抗２０２の抵抗値が複数回に亘って異なる値に切り替えられるとき、それに応じて増幅器２０１の出力電圧Ｖcoreの振幅が順次変化すると、異なるコンパレータが順次動作する（一旦検出動作したコンパレータは外部リセット信号ＲＳＴ２によりリセットされない限り検出状態を保持する）が、その度にＮＡＮＤ回路で内部リセット信号ＲＳＴ１が生成され、ＯＲ回路２０４３を経由して加算部２０５に出力される。このように、利得が３種以上に切り替えられるときも、その切換ごとに内部リセット信号ＲＳＴ１が加算部２０５に出力され、データ信号に加算される。

図１１に本発明の実施例５を示す。本実施例５は、実施例１（図４）におけるポストアンプ回路３００の具体例である。リセット信号検出回路３０３は、比較値Ｖref２が設定されたコンパレータ３０３１とそのコンピュータ３０３１の出力と外部リセット信号ＲＳＴ２を入力するＯＲ回路３０３２とから構成される。比較値Ｖref２はデータ信号の“０”符号の電位よりも低い値に設定されている。

図１２にその動作波形を示す。ポストアンプ回路３００の入力には、内部リセット信号ＲＳＴ１が加算されたデータ信号が入力される。このデータ信号をコンパレータ３０３１で基準値Ｖref２と比較し、その基準値Ｖref２よりもデータ信号レベルが低いとき、コンパレータ３０３１がリセット信号を出力する。データ信号に加算された内部リセット信号ＲＳＴ１は、前記したようにデータ信号の極性と反対の極性であるので、基準値Ｖref２を上記のように設定することにより、その内部リセット信号ＲＳＴ１を検出することができる。このように検出された内部リセット信号ＲＳＴ１又は外部リセット信号ＲＳＴ２が、ＯＲ回路３０３２からリセット信号ＲＳＴ３としてオフセット補償回路３０２に入力する。

図１３に本発明の実施例６を示す。本実施例６は、実施例２（図６）におけるポストアンプ回路３００Ａの具体例である。リセット信号検出回路３０３Ａは、オフセットＶoffを設定したオペアンプ３０３３とＯＲ回路３０３２とから構成される。

図１４にその動作波形を示す。ポストアンプ回路３００Ａの入力には、内部リセット信号ＲＳＴ１が加算された正転データ信号DataP_inと反転データ信号DataN_inが入力される。この両データ信号をオフセットＶoff（DataP_inがDataN_inに対して正となるオフセットＶoff）を設定したオペアンプ３０３３に入力すると、データ信号DataP_in，DataN_inの極性と反対の極性で加算されている内部リセット信号ＲＳＴ１のみが検出される。このように検出された内部リセット信号ＲＳＴ１又は外部リセット信号ＲＳＴ２が、ＯＲ回路３０３２からリセット信号ＲＳＴ３としてオフセット補償回路３０２に入力する。

本発明の受信回路の原理構成を示す回路図である。 図１の受信回路の動作波形図である。 本発明の効果の説明図である。 本発明の実施例１の受信回路の回路図である。 図４の受信回路の動作波形図である。 本発明の実施例２の受信回路の回路図である。 本発明の実施例３のプリアンプ回路の回路図である。 図７のプリアンプ回路の動作波形図である。 本発明の実施例４のプリアンプ回路（２個のレベル検出）の回路図である。 本発明の実施例４のプリアンプ回路（ｎ個のレベル検出）の回路図である。 本発明の実施例５のポストアンプ回路の回路図である。 図１１のポストアンプ回路の動作波形図である。 本発明の実施例６のポストアンプ回路の回路図である。 図１３のポストアンプ回路の動作波形図である。 従来の受信回路の回路図である。 図１５の受信回路の動作波形図である。 従来の別の受信回路の回路図である。 従来のプリアンプ回路の利得可変の直流入出力特性の説明図である。 図１７の受信回路の動作波形図である。

符号の説明

１００：フォトダイオード
２００，２００Ａ，２００Ｂ：プリアンプ回路、２０１：増幅器、２０１Ａ：差動増幅器、２０２，２０２Ａ，２０２Ｂ：帰還抵抗、２０３，２０３Ａ：レベル検出回路、２０３１，２０３１１〜２０３１ｎ：ヒステリシス型のコンパレータ、２０４１，２０４１１〜２０４１ｎ：遅延回路、２０４２，２０４２１〜２０４２ｎ：ＮＡＮＤ回路、２０４３：ＯＲ回路、２０４，２０４Ａ：リセット信号生成回路、２０５，２０５Ａ：加算部、２０５１：セレクタ
３００，３００Ａ，３００Ｂ：ポストアンプ回路、３０１：増幅器、３０１Ａ：差動増幅器、３０２，３０２Ａ：オフセット補償回路、３０３，３０３Ａ：リセット信号検出回路、３０３１：コンパレータ、３０３２：ＯＲ回路、３０３３：オペアンプ

Claims (8)

1. 入力する電流信号をプリアンプ回路において電圧信号に変換する際にその変換利得を切り替えて出力データ信号レベル（信号強度）を調整し、該出力データ信号をポストアンプ回路においてオフセット補償回路でオフセット補償する受信方法において、
   前記プリアンプ回路では、前記出力データ信号のレベル変化を検出してリセット信号を生成し、該生成したリセット信号を前記出力データ信号と逆極性で前記出力データ信号に加算し、
   前記ポストアンプ回路では、前記出力データ信号に加算された前記リセット信号を検出し、該検出したリセット信号により前記オフセット補償回路をリセットするようにしたことを特徴とする受信方法。
2. 入力する電流信号を電圧信号に変換し該変換利得が可変の増幅器を有するプリアンプ回路と、該プリアンプ回路の出力データ信号を入力して該出力データ信号用のオフセット補償信号を出力するオフセット補償回路を有するポストアンプ回路とからなる受信回路において、
   前記プリアンプ回路は、前記増幅器の出力データ信号レベル（信号強度）変化を検出するレベル検出回路と、該レベル検出回路が前記レベル変化を検出するとリセット信号を生成するリセット信号生成回路と、該リセット信号生成回路で生成されたリセット信号を前記増幅器の出力データ信号に該出力データ信号の逆極性で加算する加算部とを具備し、
   前記ポストアンプ回路は、前記プリアンプ回路からの出力データ信号を入力して前記リセット信号を検出し前記オフセット補償回路をリセットするリセット信号検出回路を具備することを特徴とする受信回路。
3. 請求項２に記載の受信回路において、
   前記プリアンプ回路および前記ポストアンプ回路を差動型の回路とし、前記プリアンプ回路から出力される差動の出力データ信号に加算される前記リセット信号を差動信号としたことを特徴とする受信回路。
4. 請求項２又は３に記載の受信回路において、
   前記プリアンプ回路の前記レベル検出回路は、前記増幅器の出力レベルの変化を検出するコンパレータからなり、
   前記プリアンプ回路の前記リセット信号生成回路は、前記コンパレータの出力信号と前記コンパレータの出力信号を遅延回路で遅延した信号とを入力して前記遅延回路の遅延時間に相当するパルス幅のリセット信号を生成するＮＡＮＤ回路とからなる、
   ことを特徴とする受信回路。
5. 請求項４に記載の受信回路において、
   前記レベル検出回路の前記コンパレータを、同一もしくは異なった比較基準値をもつ複数のコンパレータに置き換え、
   前記リセット信号生成回路を、前記遅延回路と前記ＮＡＮＤ回路を１組とし前記複数のコンパレータの数に対応した複数組の回路と、該複数組の回路の各ＮＡＮＤ回路の出力を入力し前記リセット信号を出力するＯＲ回路とから構成した回路と、に置き換えたことを特徴とする受信回路。
6. 請求項２乃至５のいずれか１つに記載の受信回路において、
   前記プリアンプ回路の前記加算部は、前記増幅器からの出力データ信号と該出力データ信号と逆極性の信号が出力されるように設定された電位の一方を選択するセレクタからなり、該セレクタは前記リセット信号生成回路からリセット信号が出力することにより、前記設定された電位を選択して出力することを特徴とする受信回路。
7. 請求項２に記載の受信回路において、
   前記ポストアンプ回路の前記リセット信号検出回路は、前記プリアンプ回路の出力データ信号を、該出力データ信号の“０”符号の電位より低い閾値と比較するコンパレータからなることを特徴とする受信回路。
8. 請求項３に記載の受信回路において、
   前記ポストアンプ回路の前記リセット信号検出回路は、オフセットが設定されたオペアンプからなり、該オペアンプの一方の入力端子に入力する正論理のデータ信号と他方の入力端子に入力する負論理のデータ信号とを比較することにより、前記プリアンプ回路からの前記出力データ信号に加算されているリセット信号を検出することを特徴とする受信回路。

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