WO2006013841A1

WO2006013841A1 - 受信方法及び受信回路

Info

Publication number: WO2006013841A1
Application number: PCT/JP2005/014088
Authority: WO
Inventors: Makoto Nakamura; Yuhki Imai; Masatoshi Tobayashi; Yoshikazu Urabe; Hatsushi Iizuka
Original assignee: Nippon Telegraph And Telephone Corporation; Ntt Electronics Corporation
Priority date: 2004-08-03
Filing date: 2005-08-02
Publication date: 2006-02-09
Also published as: US8144813B2; JP4088679B2; CN100463362C; US20070292139A1; JP2006050146A; CN101002381A

Abstract

　本発明に係る受信方法は、プリアンプ回路２００において、入力された電流信号を電圧信号に変換する際の利得を切り替えて出力電圧信号のレベルを調整し、ポストアンプ回路３００のオフセット補償回路３０２において、該出力電圧信号をオフセット補償する。プリアンプ回路２００において、出力電圧信号に対して、生成したリセット信号を出力電圧信号と逆極性で加算する。ポストアンプ回路３００において、出力電圧信号に加算されたリセット信号を検出し、検出したリセット信号を用いてオフセット補償回路３０２をリセットする。

Description

明細書

受信方法及び受信回路

技術分野

[0001] 本発明は、光通信方式におけるディジタル信号伝送を行う光受信技術に関する。

詳しくは、本発明は、受光素子により光信号を電気信号 (電流信号)に変換した後、当該電流信号を電圧信号に変換して波形整形及び増幅する技術に関する。

[0002] 特に、本発明は、バーストデータ信号に高速に応答し、微小信号から大信号まで受信でき、高感度で広ダイナミックレンジな受信技術に関する。具体的には、本発明は、光加入者伝送システムにおいて局用光終端装置 (OLT)の構成回路である受信回路として適用される。

背景技術

[0003] 光加入者伝送システムにおヽて、特に、加入者ごとのデータ信号のパケットを時間多重する PON (Passive Optical Network)方式において、加入者ごとに伝送距離が異なるため、局用終端装置において、受信レベルの異なる光信号を受信する必要がある。

[0004] 受信回路においては、この受信レベル差を補償して後段の識別器が識別再生可能な一定レベルの信号を生成する必要がある。

[0005] 従来、それぞれの受信レベル差を補償する手段として、受信信号のレベルを検出して増幅器の利得を制御する方法と、受信信号のレベルを検出して振幅中心の差、すなわち、オフセットを補償する方法とが知られている。

[0006] 特に、データ信号のパケット間隔の短い PON方式においては、受信レベル差の高速補償が要求されるため、応答速度の速い後者のオフセット補償方式が用いられている。すなわち、このオフセットをキャンセルして高い受信感度を実現するために、ォフセット補償回路 (AOC)が従来用いられてきた。

[0007] 図 1に示すように、従来の受信回路の構成は、フォトダイオード (PD) 100と、ブリアンプ回路 200Bと、ポストアンプ回路 300Bとを具備する。プリアンプ回路 200Bは、増幅器 201と帰還抵抗 202とによって電流/電圧変換を行うトランスインピーダンスコア回路として機能する。また、ポストアンプ回路 300Bは、増幅器 301とオフセット補償回路 302とによって、データ信号のオフセットを補償するように構成されている。

[0008] 図 2に、この受信回路の基本動作の波形図を示す。

[0009] プリアンプ回路 200Bは、フォトダイオード 100によって光 Z電気変換された電流信号 I

inを受信し、受信した電流信号 (入力電流信号) I

inを変換して増幅することによって生成した出力電圧信号 V (出力データ信号 Data)を出力する。

outl

[0010] プリアンプ回路 200Bには、オフセット補償回路が設けられていないので、プリアンプ回路 200Bは、入力電流信号 Iにレベル差 (振幅差）がある場合であっても、かかる

in

レベルを保持したままで出力電圧信号 V を生成して出力する。

outl

[0011] 後段のポストアンプ回路 300Bは、出力電圧信号 V のレベルを検出してオフセッ

outl

トを補正し、歪みのない高品質な波形の出力電圧信号 V を出力する。

out2

[0012] 具体的には、ポストアンプ回路 300Bは、オフセット補償回路 302によって出力データ信号 Dataのパケットごとに振幅差を検出して" 0"レベル力振幅中心までの差分であるオフセット電圧 V を補正し、増幅回路 301によって増幅する。

aoc

[0013] 出力データ信号 Dataのパケットごとにレベル検出を行うために、当該パケットが受信される直前のタイミングで、オフセット補償回路 302を初期化（リセット）するための外部リセット信号 RST2が、オフセット補償回路 302に入力される。

[0014] し力しながら、上述の従来の受信回路では、プリアンプ回路 200Bの出力電圧信号 V のレベルが、パケット内で変動するようなことがあると、オフセット補償回路 302に outl

おいて、レベル検出誤差が生じ、オフセット補償の精度が悪くなり波形品質の劣化が生じるという問題点があった。

[0015] 特に、プリアンプ回路 200Bにおける入力のダイナミックレンジを広くするために、図 3に示すように、帰還抵抗 202の値を切り替えることによって利得を切り替えるようにした場合、プリアンプ回路 200Bの利得が高利得力も低利得に切り替わる時、レベルを検出してから利得切り替えまでに回路遅延があると、出力電圧信号 V の波形にノッ

outl

チが生じる結果、レベル検出誤差を引き起こすという問題点があった。

[0016] 図 4に、プリアンプ回路 200Bの帰還抵抗 202の値を切り替えた (RF1, RF2, · · -R

Fn)場合の入出力特性を示す。入力電流信号 Iに対する出力振幅（出力電圧信号

in V )の比が、プリアンプ回路 200Bの利得 (変換利得)であるから、図 4における傾き outl

が大き、ほど高利得で、図 4における傾きが緩やかなほど低利得であることを示している。

[0017] また、利得は、帰還抵抗 202の値に比例しており、高利得を得るためには高抵抗が用いられ、低利得を得るためには低抵抗が用いられる。

[0018] 図 5に、帰還抵抗 202の値が切り替わる場合の動作波形例を示す。

[0019] プリアンプ回路 200B力最大利得 (帰還抵抗 202の抵抗値が RF1)で入力電流信号 I

inを待ち受けている場合、入力電流信号 I

inが十分大きいと低利得に切り替わる (帰還抵抗 202の抵抗値ら RF1から RF2に切り替わる）。

[0020] この時、切り替え制御回路（図示せず）による回路遅延により、利得の切り替え遅延が生じ、プリアンプ回路 200Bの出力電圧信号 V は、信号先頭部分に抵抗値 RF1

outl

に相当した利得で増幅された大きな振幅の出力が出てしまう。

[0021] オフセット補償回路 302は、この突出した信号先頭部分 (先頭ビット）のレベルを検出レベルとして検出してしまうため、抵抗値 RF2に相当した出力電圧信号 V のレ

outl ベルを検出できない。この場合、オフセット補償回路 302が検出するオフセット補償電圧信号 V が正常値カゝらずれてしまう。

aoc

[0022] なお、図 5に示すオフセット補償電圧信号 V の波形図には、オフセット補償電圧信

aoc

号 V の波形 (一点鎖線）に加えて、オフセット補償回路 302の入力信号であるブリア aoc

ンプ回路 200の出力電圧信号 V (実線)と、検出レベルの波形 (破線)とが記載さ

outl

れている。従って、ポストアンプ回路 300Bの出力電圧信号 V では、先頭ビットの

out2

レベルに対応したオフセット補償がなされることになるため、抵抗値 RF2に相当する部分のレベルでは、図 5に示すポストアンプ回路 300Bの出力電圧信号 V の波形

out2 図に示すような正常な波形出力 (破線)が得られず、歪み劣化した波形 (実線)となつてしまうという問題点があった。

[0023] 特に、高速動作では、信号速度に対する回路遅延時間が大きくなるため、この影響が相対的に大きくなるという問題点があった。

[0024] すなわち、従来、受信レベルの異なるデータ信号のパケットを受信するには、高速にオフセットを補償する必要があり、さらに、高感度及び広ダイナミックレンジィ匕には、プリアンプ回路 200Bの利得を切り替える必要がある力動作速度の高速ィ匕に伴い波形のレベル変動が生じてしま、、ポストアンプ回路 300Bのオフセット補償回路 30 2におけるオフセット補償誤差を引き起こす結果、波形劣化が生じ伝送特性が劣化するという問題点があった。

[0025] 上記のように、従来のバースト伝送に対応する受信回路では、入力信号のダイナミックレンジを広くしょうとした場合、プリアンプ回路の利得を切り替えることが行われる力高速動作に伴い切り替え制御回路の遅延時間によりレベル変動が生じ、後段のポストアンプ回路のレベル検出誤差を引き起こしてしまい、オフセットを正確に補正できないため、波形歪みが生じ感度劣化を生じせしめるという問題点があった。

発明の開示

[0026] そこで、本発明は、以上の点に鑑みてなされたもので、高感度及び広ダイナミックレンジで動作可能で、かつバースト伝送に対応することができる受信方法及び受信回路を提供することを目的とする。

[0027] 本発明の第 1の特徴は、プリアンプ回路において、入力された電流信号を電圧信号に変換する際に用いられる利得を切り替えて出力電圧信号のレベルを調整し、ポストアンプ回路のオフセット補償回路において、該出力電圧信号をオフセット補償する受信方法であって、前記プリアンプ回路において、前記出力電圧信号のレベル変化を検出して、リセット信号を生成し、前記プリアンプ回路において、前記出力電圧信号に対して、生成した前記リセット信号を前記出力電圧信号と逆極性で加算し、前記ポストアンプ回路において、前記出力電圧信号に加算された前記リセット信号を検出し、検出した前記リセット信号を用いて前記オフセット補償回路をリセットするようにしたことを要旨とする。

[0028] 本発明の第 2の特徴は、入力された電流信号を電圧信号に変換するように構成されており、該変換の際に用いられる利得が可変である増幅器を有するプリアンプ回路と、該プリアンプ回路の出力電圧信号を受信し、該出力電圧信号用のオフセット補償信号を出力するように構成されてヽるオフセット補償回路を有するポストアンプ回路とを具備する受信回路であって、前記プリアンプ回路は、前記増幅器の出力電圧信号のレベル変化を検出するように構成されているレベル検出回路と、該レベル検出回路が前記レベル変化を検出すると、リセット信号を生成するように構成されているリセット信号生成回路と、前記増幅器の出力電圧信号に対して、該リセット信号生成回路で生成されたリセット信号を該出力電圧信号の逆極性で加算する加算部とを具備し、前記ポストアンプ回路は、前記プリアンプ回路の前記出力電圧信号を受信し、受信した前記出力電圧信号に基づいて前記リセット信号を検出し、検出した前記リセット信号を用いて前記オフセット補償回路をリセットするように構成されて、るリセット信号検出回路を具備することを要旨とする。

[0029] 本発明の第 2の特徴において、前記プリアンプ回路及び前記ポストアンプ回路は、差動型の回路であり、前記プリアンプ回路から出力される差動の出力電圧信号にカロ算される前記リセット信号は、差動信号であるように構成されて、てもよ、。

[0030] 本発明の第 2の特徴において、前記プリアンプ回路の前記レベル検出回路は、前記増幅器の出力電圧信号のレベル変化を検出するように構成されているコンパレータを具備し、前記プリアンプ回路の前記リセット信号生成回路は、前記コンパレータの出力信号と前記コンパレータの出力信号を遅延回路で遅延させインバートした信号とに基づいて、前記遅延回路の遅延時間に相当するパルス幅のリセット信号を生成するように構成されて、る AND回路を具備してもよ、。

[0031] 本発明の第 2の特徴において、前記レベル検出回路の前記コンパレータは、同一又は異なる比較基準値を有する複数のコンパレータであり、前記リセット信号生成回路は、前記複数のコンパレータの数に対応する前記遅延回路と前記 AND回路との組と、該組における各 AND回路の出力を受信して前記リセット信号を出力するように構成されてヽる OR回路と具備してもよ、。

[0032] 本発明の第 2の特徴において、前記プリアンプ回路の前記加算部は、前記増幅器の出力電圧信号、又は、該出力電圧信号と逆極性の信号が出力されるように設定された電位の一方を選択するように構成されてヽるセレクタを具備し、前記セレクタは、前記リセット信号生成回路の前記リセット信号を出力することにより、前記設定された電位を選択して出力するように構成されて、てもよ、。

[0033] 本発明の第 2の特徴において、前記ポストアンプ回路の前記リセット信号検出回路は、前記プリアンプ回路の出力電圧信号を、該出力電圧信号の「0」符号の電位より低い閾値と比較するように構成されて、るコンパレータを具備してもよ、。

[0034] 本発明の第 2の特徴において、前記ポストアンプ回路の前記リセット信号検出回路は、オフセットが設定されたオペアンプを具備しており、該オペアンプの一方の入力端子に入力された正論理のデータ信号と他方の入力端子に入力された負論理のデータ信号とを比較することにより、前記プリアンプ回路の前記出力データ信号に加算されて、る前記リセット信号を検出するように構成されて、てもよ、。

図面の簡単な説明

[0035] [図 1]図 1は、従来の受信回路の回路図である。

[図 2]図 2は、従来の受信回路の動作波形図である。

[図 3]図 3は、従来の他の受信回路の回路図である。

[図 4]図 4は、従来のプリアンプ回路において利得を可変とした場合の入出力特性を説明するための図である。

[図 5]図 5は、従来の他の受信回路の動作波形図である。

[図 6]図 6は、本発明に係る受信回路の原理及び構成を示す回路図である。

[図 7]図 7は、本発明に係る受信回路の動作波形図である。

[図 8]図 8は、本発明に係る受信回路の効果を説明するための図である。

[図 9]図 9は、本発明の実施例 1に係る受信回路の回路図である。

[図 10]図 10 (a)は、従来の受信回路の動作波形図であり、図 10 (b)は、本発明の実施例 1に係る受信回路の動作波形図である。

[図 11]図 11は、本発明の実施例 2に係る受信回路の回路図である。

[図 12]図 12は、本発明の実施例 3に係る受信回路のプリアンプ回路の回路図である

[図 13]図 13は、本発明の実施例 3に係る受信回路のプリアンプ回路の動作波形図である。

[図 14]図 14は、本発明の実施例 4に係る受信回路のプリアンプ回路の回路図である [図 15]図 15は、本発明の実施例 4に係る受信回路のプリアンプ回路の回路図である [図 16]図 16は、本発明の実施例 5に係る受信回路のポストアンプ回路の回路図である。

[図 17]図 17は、本発明の実施例 5に係る受信回路のポストアンプ回路の動作波形図である。

[図 18]図 18は、本発明の実施例 6に係る受信回路のポストアンプ回路の回路図である。

[図 19]図 19は、本発明の実施例 6に係る受信回路のポストアンプ回路の動作波形図である。

発明を実施するための最良の形態

[0036] 図 6に、本発明に係る受信回路の原理構成の回路図を示す。本発明に係る受信回路は、利得切り替え機能を備えたプリアンプ回路 200と、オフセット補償機能を備えたポストアンプ回路 300とを具備して、る。

[0037] プリアンプ回路 200は、増幅器 201と帰還抵抗 202とによって、電流信号を電圧信号に変換するトランスインピーダンスアンプコア回路を構成する。

[0038] また、プリアンプ回路 200は、増幅器 201の出力電圧信号 V (出力データ信号 Da core

ta)のレベル変化を検出するように構成されているレベル検出回路 203と、当該レべル検出回路 203がレベル変化を検出するごとに内部リセット信号 (利得切り替え通知信号) RST1を生成するように構成されているリセット信号生成回路 204とを具備している。

[0039] 内部リセット信号 RST1は、加算部 (バッファ回路） 205において、プリアンプ回路 2 00の出力電圧信号 V に対して、当該出力電圧信号 V と反対の極性で加算され core core

、ポストアンプ回路 300に送られる。

[0040] なお、利得切り替えは、帰還抵抗 202の抵抗値を切り替えることにより行われ、当該抵抗値を切り替えるための制御信号としてレベル検出回路 203の出力を用いることができる。

[0041] ポストアンプ回路 300は、増幅器 301及びオフセット補償回路 302に加えて、内部リセット信号 RST1を検出するように構成されているリセット信号検出回路 303を備えている。リセット信号検出回路 303によって検出されたリセット信号 RST3によって、ォフセット補償回路 302をリセットすることができる。なお、オフセット補償回路 302は、外部リセット信号 RST2によってもリセットされ得る。

[0042] 本構成によれば、プリアンプ回路 200で利得の切り替えが行われ、増幅器 201の出力電圧信号 V のレベルが変化するごとに、ポストアンプ回路 300のオフセット補償

core

回路 302をリセットすることができるので、利得切り替えによる出力データ信号の波形劣化を改善することができる。

[0043] 図 7に、図 6に示す本発明に係る受信回路の動作波形を示す。図 7には、プリアンプ回路 200の入力電流信号 Iの動作波形と、増幅器 201の出力電圧信号 V の動

in core 作波形と、プリアンプ回路 200の出力電圧信号 V の動作波形と、外部リセット信号

outl

RST2の動作波形と、内部リセット信号 RST3の動作波形と、オフセット補償電圧信号 V の動作波形と、ポストアンプ回路 300の出力電圧信号 V の動作波形とを示 aoc out 2

す。

[0044] 図 7に示すように、入力電流信号 Iには、受信回路のセットリングのためのアイドル

in

信号が、情報伝送のためのデータフレームの前に付けられており、このアイドル信号時間内で受信回路は安定ィ匕しなければならな、。

[0045] また、このアイドル信号時間が短いほど伝送効率は向上するので、高速に応答する受信回路が要求される。

[0046] プリアンプ回路 200は、初期状態では最大利得 (帰還抵抗 202の抵抗値が RF1) で入力電流信号 I

in (入力データ信号)を待ち受けるように設定されており、小さなレべルの入力電流信号 I

in (入力データ信号）に対してはそのままの利得で動作するが、入力電流信号 I ベルが

in (入力データ信号)のレ大きくなつた場合は、低利得 (帰還抵抗

202の抵抗値が RF2)に切り替わる。なお、抵抗値は、 RF2く RF1である。

[0047] このとき、増幅器 201の出力電圧信号 V に見られるように、利得切り替えに動作

core

遅延があると、入力データ信号の先頭で高利得に対応した振幅の大きな出力データ信号を出力してしまうが、レベル検出回路 203が、このレベル変化を検出し、リセット信号生成回路 204が、内部リセット信号 RST1を生成して入力データ信号に加算すること〖こよって、出力電圧信号 V の波形は、図 7に示す波形となる。

outl

[0048] このとき、内部リセット信号 RST1は、入力データ信号と同じ極性で加算されると入力データ信号との区別がつかなくなるため、入力データ信号とは逆極性の信号として加算される。

[0049] また、後段のポストアンプ回路 300のリセット信号検出回路 303において、入力データ信号に加算された内部リセット信号 RST1を取り出して、オフセット補償回路 302 のリセット用のリセット信号 RST3とする。

[0050] プリアンプ回路 200の利得切り替えに遅延時間があると、図 7のプリアンプ回路 200 の出力電圧信号 V の波形図に示すように、レベル変動が生じる。し力しながら、図 outl

7のオフセット補償電圧信号 V の波形図に示すように、プリアンプ回路 200の出力 aoc

電圧信号 V (実線)の先頭パルスのレベルが大きくても、その後にリセット信号 RST outl

3によりオフセット補償電圧信号 V (破線）力 0"レベルにリセットされる。

aoc

[0051] すなわち、リセット信号 RST3は、プリアンプ回路 200の利得切り替えごとに検出され、プリアンプ回路 200の利得切り替えの遅延時間によってレベル変動が生じても、その度ごとにオフセット補償回路 302のリセットが行われる。

[0052] 一方、ポストアンプ回路 300の出力電圧信号 V は、図 7のポストアンプ回路 300 out2

の出力電圧信号 V の波形図に示すように、リセット信号 RST3前では、オフセット補 out2

償電圧信号 V が適正でないため、ポストアンプ回路 300の出力電圧信号 V に波 aoc out2 形歪みが生じるが、リセット信号 RST3以後は、適正な波形のポストアンプ回路 300 の出力電圧信号 V が出力される。

out2

[0053] 従って、本発明に係る受信回路によれば、利得切り替えにより、プリアンプ回路 200 の出力電圧信号 V のレベルが変化しても、後段のポストアンプ回路 300における outl

オフセット補償回路 302のオフセット補償電圧信号 V を利得切り替えごとに初期化（ aoc

しセット)することが可能なため、広ダイナミックレンジかつ高速応答が可能となる。

[0054] 図 8に、本発明の効果の概要を示す。図 1及び図 3で説明した従来技術では、入力ダイナミックレンジが広い場合は、バーストデータ信号に高速応答できず、バーストデータ信号に高速応答する場合は、入力ダイナミックレンジを広くとれなカゝつたが、本発明によれば、バースト伝送に対応した高感度で広ダイナミックレンジな受信回路を提供することができる。

[0055] [実施例 1] 図 9に、本発明の実施例 1に係る受信回路を示す。図 9において、図 6で説明したものと同じものには同じ符号を付けた。本実施例 1に係る受信回路は、外部リセット信号 RST2を、レベル検出回路 203とリセット信号検出回路 303とに入力するように構成されている。

[0056] 図 10 (b)に、本実施例 1に係る受信回路の動作波形を示す。図 1及び図 3で説明した従来の受信回路では、プリアンプ回路 200B力ポストアンプ回路 300Bへ送られる信号は、出力データ信号 Dataのみであり、ポストアンプ回路 300Bのオフセット補償回路 302用のリセット信号は、外部リセット信号 RST2のみであった（図 10 (a)参照)。

[0057] 一方、本実施例 1の受信回路では、利得切り替えがあった場合、図 10 (b)に示すように、出力データ信号 Dataのパケットにおける先頭のアイドル信号部分に、内部リセット信号 RST1が、出力データ信号 Dataと反対の極性で重ね合わされて、プリアンプ回路 200からポストアンプ回路 300へ送信される。

[0058] これ〖こより、トランスインピーダンスアンプコア回路の利得切り替えにより、プリアンプ回路 200の出力電圧信号の振幅レベルが変動しても、オフセット補償回路 302に再度リセットが掛けられる。

[0059] また、本実施例 1の受信回路では、レベル検出回路 203において、外部リセット信号 RST2を受信することにより、レベル検出動作が初期化される。また、リセット信号検出回路 303は、外部リセット信号 RST2を受信することによつても、オフセット補償回路 302にリセット信号 RST3を出力する。

[0060] 実施例 2に係る受信回路では、プリアンプ回路 200において、差動増幅器 201Aと帰還抵抗 202A、 202Bとからなるコア回路によって差動信号が生成され、差動型のレベル検出回路 203Aによってリセット信号 RST1を生成するレベル検出が行われ、生成されたリセット信号 RST1は差動データ信号に重ね合わされてポストアンプ回路 300に送信される。

[0061] 一方、ポストアンプ回路 300においては、差動データ信号が受信され、差動型のリセット信号検出回路 303Aによってリセット信号 RST3が抽出され、差動型のオフセット補償回路 302Aが利得変化に応じてリセットされる。

[0062] [実施例 2] 図 11に、本発明の実施例 2に係る受信回路を示す。本実施例 2に係る受信回路において、入力データ信号は、差動信号であり、これに合わせて、プリアンプ回路 200 A及びポストアンプ回路 300Aは、差動回路によって構成されており、プリアンプ回路 200Aとポストアンプ回路 300Aとの間の出力データ信号も差動信号である。さらに、差動信号である出力データ信号 Dataに加算する内部リセット信号 RST1も差動信号である。

[0063] このように、本実施例 2に係る受信回路を構成することによって、高速でも雑音の影響を受けに《安定した信号伝送が可能である。

[0064] 図 11に示すように、本実施例 2に係る受信回路は、プリアンプ回路 200Aにおいて

、差動増幅器 201Aと、帰還抵抗 202A、 202Bと、レベル検出回路 203Aと、リセット信号生成回路 204Aと、差動型の加算部 (バッファ回路） 205Aとを具備している。

[0065] また、本実施例 2に係る受信回路は、ポストアンプ回路 300Aにおいて、差動増幅器 301Aと、オフセット補償回路 302Aと、リセット信号検出回路 303Aとを具備している。

[0066] [実施例 3]

図 12に、本発明の実施例 3に係る受信回路（図 9に示す受信回路)のプリアンプ回路 200の具体例を示す。

[0067] 図 12に示すように、レベル検出回路 203は、外部リセット信号 RST2によりリセットされるヒステリシス型のコンパレータ 2031により構成されて!、る。

[0068] また、リセット信号生成回路 204は、遅延回路 2041と AND回路 2042とにより構成されている。

[0069] さらに、カロ算部 205は、セレクタ 2051により構成されている。なお、セレクタ 2051は、増幅器 201の出力電圧信号 V (加算部 205の入力データ信号 Datajn)、又は、

core

当該入力データ信号 Datajnと反対極性の電圧信号 (該出力電圧信号 V と逆極性

core

の信号が出力されるように設定された電位) V を、プリアンプ回路 200の出力デー

refl

タ信号 Data_outとして選択するように構成されて、る。

[0070] 図 13に、本変更例 2に係る受信回路の動作波形を示す。

[0071] コンパレータ 2031は、増幅器 201の出力電圧信号 V のレベルが所定値より高いとき、コンパレータ 2031の出力電圧信号 V を高レベルにするように構成されている

cmp

。コンパレータ 2031の出力電圧信号 V は、遅延回路 2041を経由して AND回路 2

cmp

042に入力されると共に、直接、 AND回路 2042に入力される。

[0072] AND回路 2042は、遅延回路 2041における遅延時間に相当するパルス幅の内部リセット信号 RST1を生成するように構成されて、る。

[0073] セレクタ 2051は、内部リセット信号 RST1が低レベルのときは、加算部 205の入力データ信号 Datajnを選択して出力する力内部リセット信号 RST1が高レベルのときは、加算部 205の入力データ信号 Data inと反対極性の電圧信号 V を選択して出

refl

力するように構成されている。

[0074] このようにして、増幅器 201の出力電圧信号 V のレベルが所定値を超えると、内

core

部リセット信号 RST1が生成され、出力データ信号 Data_outには内部リセット信号 RS T1が出力されている期間だけ、入力データ信号 Datajnと反対極性の電圧信号 V

refl が出力される（つまり、加算部 205の入力データ信号に対して内部リセット信号 RST1 が加算される)。

[0075] 内部リセット信号 RST1が加算された具体的な差動出力波形は、図 13のデータ信号 (正転) DataP及びデータ信号 (反転) DataNに示すように、リセット信号 RST1が出力されている期間、データ信号の信号極性のが反対のレベルを出力する。

[0076] [実施例 4]

図 14及び図 15に、本発明の実施例 4に係る受信回路のプリアンプ回路を示す。本実施例 4に係る受信回路のプリアンプ回路 200は、複数段階で利得が切り替えられるように構成されている。

[0077] 図 14に示すプリアンプ回路 200は、大、中、小のように 3段階に利得が切り替えられるように構成されており、図 15に示すプリアンプ回路 200は、 n段階に利得が切り替えられるように構成されて、る。

[0078] 図 14において、レベル検出回路 203は、 2個のヒステリシス型のコンパレータ 2031

1, 20312で構成されており、リセット信号生成回路 204は、 2個の遅延回路 20411

, 20412と、 2個の AND回路 20421, 20422と、 1個の OR回路 2043とで構成されている。 [0079] 図 15において、レベル検出回路 203は、 n個のヒステリシス型のコンパレータ 2031 l〜2031nで構成されており、リセット信号生成回路 204は、 n個の遅延回路 20411 〜2041nと、 n個の AND回路 20421〜2042nと、 1個の OR回路 2043とで構成されている。

[0080] 帰還抵抗 202の抵抗値が、複数回に亘つて異なる値に切り替えられるとき、増幅器 201の出力電圧信号 V の振幅が、力かる切り替えに応じて順次変化すると、異なる core

コンパレータが、順次動作する（ー且検出動作したコンパレータは、外部リセット信号 RST2によりリセットされない限り、検出状態を保持する）が、その度に AND回路で内部リセット信号 RST1が生成され、当該内部リセット信号 RST1は OR回路 2043を経由して加算部 205に出力される。

[0081] このように、利得が 3種類以上に切り替えられるときも、その切り替えごとに、内部リセット信号 RST1が、加算部 205に出力されて、加算部 205の入力データ信号 Dataj nに加算される。

[0082] [実施例 5]

図 16に、本発明の実施例 5に係る受信回路（図 9に示す受信回路)のポストアンプ回路 300の具体例を示す。

[0083] 図 16に示すように、リセット信号検出回路 303は、比較値（閾値) V が設定された ref2

コンパレータ 3031と、当該コンパレータ 3031の出力信号と外部リセット信号 RST2とが入力される OR回路 3032とによって構成されて!、る。

[0084] ここで、比較値 Vref2は、ポストアンプ回路 300の入力データ信号 Datajnの「0」符号の電位 Vよりも低い値に設定されている。

0

[0085] 図 17に、本発明の実施例 5に係る受信回路の動作波形を示す。

[0086] ポストアンプ回路 300には、内部リセット信号 RST1が加算された入力データ信号 D atajnが入力される。

[0087] コンパレータ 3031は、入力データ信号 Data inと基準値（閾値) V とを比較し、基 ref2

準値 Vref2よりも入力データ信号 Datajnが低、とき、リセット信号 RST3を出力する。

[0088] 入力データ信号 Data jnに加算された内部リセット信号 RST1は、前記したように、入力データ信号 Datajnの極性と反対の極性であるので、基準値 V を上記のように設定することにより、内部リセット信号 RSTlを検出することができる。

[0089] このように検出された内部リセット信号 RST1又は外部リセット信号 RST2が、 OR回路 3032からリセット信号 RST3としてオフセット補償回路 302に入力される。

[0090] [実施例 6]

図 18に、本発明の実施例 6に係る受信回路（図 9に示す受信回路)のポストアンプ回路 300の具体例を示す。

[0091] 図 18に示すように、リセット信号検出回路 303Aは、オフセット V を設定したォペア off

ンプ 3033と OR回路 3032とによって構成されている。

[0092] 図 19に、本発明の実施例 6に係る受信回路の動作波形を示す。

[0093] ポストアンプ回路 300には、内部リセット信号 RST1が加算された正転データ信号 D ataPjnと反転データ信号 DataNjnとが入力される。

[0094] この両データ信号を、 DataP in力 ¾ataN inに対して正となるオフセット V を設定した off オペアンプ 3033に入力すると、オペアンプ 3033において、データ信号 DataPjn, D ataNjnの極性と反対の極性で加算されている内部リセット信号 RSTlのみが検出される。

[0095] このように検出された内部リセット信号 RST1又は外部リセット信号 RST2が、 OR回路 3032からリセット信号 RST3としてオフセット補償回路 302に入力される。

産業上の利用の可能性

[0096] 以上説明したように、本発明によれば、ディジタル伝送システムの受信回路にお!/ヽて、高感度及び広ダイナミックレンジかつバーストデータ信号に対応した高速応答が可能となる。これにより、高価な APD (アバランシェフオトダイオード)を用いずに高感度な特性が得られるため伝送装置の低コストィ匕が可能となる。特に、バーストデータ信号に対応することができるため、光アクセスシステムにおいて有効である。

Claims

請求の範囲

[1] プリアンプ回路において、入力された電流信号を電圧信号に変換する際に用いられる利得を切り替えて出力電圧信号のレベルを調整し、ポストアンプ回路のオフセット補償回路において、該出力電圧信号をオフセット補償する受信方法であって、前記プリアンプ回路において、前記出力電圧信号のレベル変化を検出して、リセット信号を生成し、

前記プリアンプ回路において、前記出力電圧信号に対して、生成した前記リセット信号を前記出力電圧信号と逆極性で加算し、

前記ポストアンプ回路において、前記出力電圧信号に加算された前記リセット信号を検出し、検出した前記リセット信号を用いて前記オフセット補償回路をリセットするようにしたことを特徴とする受信方法。

[2] 入力された電流信号を電圧信号に変換するように構成されており、該変換の際に用いられる利得が可変である増幅器を有するプリアンプ回路と、

該プリアンプ回路の出力電圧信号を受信し、該出力電圧信号用のオフセット補償電圧信号を出力するように構成されてヽるオフセット補償回路を有するポストアンプ回路とを具備する受信回路であって、

前記プリアンプ回路は、

前記増幅器の出力電圧信号のレベル変化を検出するように構成されているレベル検出回路と、

該レベル検出回路が前記レベル変化を検出すると、リセット信号を生成するように構成されて!、るリセット信号生成回路と、

前記増幅器の出力電圧信号に対して、該リセット信号生成回路で生成されたリセット信号を該出力電圧信号の逆極性で加算する加算部とを具備し、

前記ポストアンプ回路は、前記プリアンプ回路の出力電圧信号を受信し、受信した前記出力電圧信号に基づいて前記リセット信号を検出し、検出した前記リセット信号を用いて前記オフセット補償回路をリセットするように構成されてヽるリセット信号検出回路を具備することを特徴とする受信回路。

[3] 前記プリアンプ回路及び前記ポストアンプ回路は、差動型の回路であり、前記プリアンプ回路から出力される差動の出力電圧信号に加算される前記リセット信号は、差動信号であることを特徴とする請求項 2に記載の受信回路。

[4] 前記プリアンプ回路の前記レベル検出回路は、前記増幅器の出力電圧信号のレベル変化を検出するように構成されて、るコンパレータを具備し、

前記プリアンプ回路の前記リセット信号生成回路は、前記コンパレータの出力信号と前記コンパレータの出力信号を遅延回路で遅延させインバートした信号とに基づいて、前記遅延回路の遅延時間に相当するパルス幅のリセット信号を生成するように構成されている AND回路を具備することを特徴とする請求項 2又は 3に記載の受信回路。

[5] 前記レベル検出回路の前記コンパレータは、同一又は異なる比較基準値を有する複数のコンパレータであり、

前記リセット信号生成回路は、前記複数のコンパレータの数に対応する前記遅延回路と前記 AND回路との組と、該組における各 AND回路の出力を受信して前記リセット信号を出力するように構成されて、る OR回路と具備することを特徴とする請求項 4に記載の受信回路。

[6] 前記プリアンプ回路の前記加算部は、前記増幅器の出力電圧信号、又は、該出力電圧信号と逆極性の信号が出力されるように設定された電位の一方を選択するように構成されて、るセレクタを具備し、

前記セレクタは、前記リセット信号生成回路の前記リセット信号を出力することにより

、前記設定された電位を選択して出力するように構成されていることを特徴とする請求項 2乃至 5の、ずれか一項に記載の受信回路。

[7] 前記ポストアンプ回路の前記リセット信号検出回路は、前記プリアンプ回路の出力電圧信号を、該出力電圧信号の「0」符号の電位より低い閾値と比較するように構成されているコンパレータを具備することを特徴とする請求項 2に記載の受信回路。

[8] 前記ポストアンプ回路の前記リセット信号検出回路は、オフセットが設定されたオペアンプを具備しており、該オペアンプの一方の入力端子に入力された正論理のデータ信号と他方の入力端子に入力された負論理のデータ信号とを比較することにより、前記プリアンプ回路の前記出力データ信号に加算されている前記リセット信号を検出するように構成されて、ることを特徴とする受信回路。